KR100476453B1 - Level shifter - Google Patents
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Abstract
본 발명은 레벨 쉬프터를 공개한다. 이 회로는 제1전원전압과 접지전압사이에 연결되고 입력 신호를 반전하는 제1인버터, 제2전원전압과 제1노드사이에 연결되고 제1인버터의 출력신호에 응답하여 제1노드를 충전하는 제1풀업 트랜지스터, 제2전원전압과 제2노드사이에 연결되고 입력 신호에 응답하여 제2노드를 충전하는 제2풀업 트랜지스터, 제1노드와 접지전압사이에 연결되고 제1인버터의 출력신호에 응답하여 제1노드를 방전하는 제1풀다운 트랜지스터, 제2노드와 접지전압사이에 연결되고 입력 신호에 응답하여 제2노드를 방전하는 제2풀다운 트랜지스터, 제2전원전압과 접지전압사이에 연결되고 제1노드의 전압 레벨의 변화에 응답하여 제2노드의 전압 레벨의 변화를 가속화하는 제2인버터, 및 제2전원전압과 접지전압사이에 연결되고 제2노드의 전압 레벨의 변화에 응답하여 상기 제1노드의 전압 레벨의 변화를 가속화하는 제3인버터로 구성되어 있다. 따라서, 입력 신호의 레벨이 낮아지거나 동작 주파수가 높아지더라도 출력 신호의 스윙 폭이 줄어들지 않고, 듀티 비가 개선될 수 있다.The present invention discloses a level shifter. The circuit is connected between a first power supply voltage and a ground voltage and inverts an input signal, and is connected between a second power supply voltage and a first node and charges the first node in response to an output signal of the first inverter. A first pull-up transistor, a second pull-up transistor connected between the second power supply voltage and the second node and charging the second node in response to an input signal, and connected between the first node and the ground voltage and connected to an output signal of the first inverter. A first pull-down transistor that discharges the first node in response, connected between the second node and a ground voltage, and a second pull-down transistor that discharges the second node in response to an input signal, between a second power supply voltage and ground voltage; A second inverter for accelerating the change of the voltage level of the second node in response to the change of the voltage level of the first node, and connected between the second power supply voltage and the ground voltage and in response to the change of the voltage level of the second node; My It consists of a third inverter that accelerates the change of the voltage level of one node. Therefore, even if the level of the input signal is lowered or the operating frequency is increased, the swing width of the output signal is not reduced, and the duty ratio can be improved.
Description
본 발명은 레벨 쉬프터에 관한 것으로, 특히 고속 동작에 적합한 레벨 쉬프터에 관한 것이다.The present invention relates to a level shifter, and more particularly, to a level shifter suitable for high speed operation.
미세 가공 기술의 가속화와 더불어 전원전압이 계속 하강하고 있어, 현재 1.8V 전원전압에서 동작하는 0.18㎛ 공정이 일반화되었으며, 1V 미만에서 동작하는 0.1㎛이하의 공정이 멀지 않은 미래에 가시화될 예정이다. 이와 더불어 고속 디지털 통신, 고화질 고속 디스플레이, 고용량 저장장치 등의 고속 시스템 요구 사양을 수용하기 위해서 시스템내의 아날로그 블록과 디지털 블록이 복수개의 전원전압을 이용하는 방향으로 전개되고 있다.With the acceleration of micromachining technology, the supply voltage continues to drop, and the 0.18µm process currently operating at 1.8V supply voltage has become common, and processes below 0.1µm operating below 1V will be visible in the near future. In addition, in order to accommodate high-speed system requirements such as high-speed digital communication, high-definition high-speed display, and high-capacity storage, analog blocks and digital blocks in the system are being developed in the direction of using a plurality of power supply voltages.
0.18㎛의 경우에, 아날로그 회로는 3.3V 전원전압으로 동작하는 게이트가 두꺼운 트랜지스터를 이용하며, 디지털 회로는 1.8V의 전원전압을 이용하는 게이트가 얇은 트랜지스터로 구현된다. 이때, 아날로그 블록의 3.3V 신호와 디지털 블록의 1.8V 신호를 인터페이스하기 위해서 높은 레벨의 전압을 낮은 레벨의 전압으로 변환하는 레벨 쉬프터와 낮은 레벨의 전압을 높은 레벨의 전압으로 변환하는 레벨 쉬프터가 사용된다. 실제로 고속 시스템에서는 높은 레벨의 전압을 낮은 레벨의 전압으로 변환하는 레벨 쉬프터보다 낮은 레벨의 전압을 높은 레벨의 전압으로 변환하는 레벨 쉬프터를 구현하는 것이 어렵다. 특히 고속 아날로그 디지털 변환기의 클럭 단자에 사용되는 레벨 쉬프터는 레벨 쉬프터의 출력 신호의 스윙 폭 및 듀티 비 등이 전체 아날로그 디지털 변환기의 동작 특성을 결정하는 요소로 작용한다.In the case of 0.18 mu m, the analog circuit uses a thick gated transistor operating at a 3.3V supply voltage, and the digital circuit is implemented with a thin gated transistor using a 1.8V supply voltage. At this time, in order to interface the 3.3V signal of the analog block and the 1.8V signal of the digital block, a level shifter for converting a high level voltage to a low level voltage and a level shifter for converting a low level voltage to a high level voltage are used. do. In fact, in high-speed systems, it is difficult to implement a level shifter that converts a lower level voltage to a higher level than a level shifter that converts a high level voltage to a low level voltage. In particular, the level shifter used for the clock terminal of a high-speed analog-to-digital converter is a factor in determining the operating characteristics of the entire analog-to-digital converter by the swing width and duty ratio of the output signal of the level shifter.
도1은 종래의 일반적인 낮은 레벨의 전압을 높은 레벨의 전압으로 변환하는 레벨 쉬프터의 구성을 나타내는 회로도로서, NMOS트랜지스터들(N1, N2), PMOS트랜지스터들(P1, P2), 및 인버터들(I1, I2)로 구성되어 있다.1 is a circuit diagram showing a configuration of a level shifter for converting a conventional general low level voltage into a high level voltage, wherein the NMOS transistors N1 and N2, the PMOS transistors P1 and P2, and the inverters I1 are shown in FIG. , I2).
도1에서, 인버터(I1)로는 전압(VDDL)이 인가되고, 인버터(I2)로는 전압(VDDH)가 인가되어 구성되어 있다. 그리고, 낮은 레벨을 가지는 전압(VDDL)이 공급되는 인버터(I1)를 구성하는 트랜지스터들의 게이트는 두께가 얇게 구성되고, 높은 레벨을 가지는 전압(VDDH)이 공급되는 PMOS트랜지스터들(P1, P2), NMOS트랜지스터들(N1, N2), 및 인버터(I2)를 구성하는 트랜지스터들의 게이트는 두께가 두껍게 구성되어 있다.In Fig. 1, the voltage VDDL is applied to the inverter I1, and the voltage VDDH is applied to the inverter I2. In addition, the gates of the transistors constituting the inverter I1 supplied with the low voltage VDDL have a thin thickness, and the PMOS transistors P1 and P2 supplied with the high voltage VDDH. The gates of the transistors constituting the NMOS transistors N1 and N2 and the inverter I2 have a thick thickness.
도1에 나타낸 회로의 동작을 설명하면 다음과 같다.The operation of the circuit shown in FIG. 1 will now be described.
입력 신호(VIN)가 접지전압 레벨에서 전압(VDDL) 레벨로 천이하면 NMOS트랜지스터(N1)는 오프되고, NMOS트랜지스터(N2)는 온되어 NMOS트랜지스터(N2)를 통하여 전류 통로가 형성되어 노드(T2)의 전압이 전압(VDDH)레벨로부터 방전된다. 노드(T2)의 전압이 전압(VDDH-Vth; Vth는 PMOS트랜지스터들(P1, P2)과 NMOS트랜지스터들(N1, N2)의 문턱전압을 말한다)보다 작아지게 되면 PMOS트랜지스터(P1)가 온되어 노드(T1)의 전압이 접지전압 레벨로부터 증가하게 된다. 노드(T1)의 전압이 전압(VDDH-Vth)보다 커지게 되면 PMOS트랜지스터(P2)가 오프된다. 또한, 노드(T2)의 전압이 인버터(I2)를 구성하는 PMOS트랜지스터의 문턱전압보다 작아지게 되면 온되어 출력 신호(Vout)는 전압(VDDH) 레벨로 상승한다.When the input signal VIN transitions from the ground voltage level to the voltage VDDL level, the NMOS transistor N1 is turned off, the NMOS transistor N2 is turned on, and a current path is formed through the NMOS transistor N2 to form a node T2. ) Is discharged from the voltage VDDH level. When the voltage of the node T2 becomes smaller than the voltages VDDH-Vth (Vth refers to the threshold voltages of the PMOS transistors P1 and P2 and the NMOS transistors N1 and N2), the PMOS transistor P1 is turned on. The voltage at node T1 is increased from the ground voltage level. When the voltage of the node T1 becomes greater than the voltages VDDH-Vth, the PMOS transistor P2 is turned off. In addition, when the voltage of the node T2 becomes lower than the threshold voltage of the PMOS transistor constituting the inverter I2, the output signal Vout rises to the voltage VDDH level.
상술한 바와 같은 동작을 수행하는 도1의 레벨 쉬프터는 동작 초기에 NMOS트랜지스터(N2)를 통하여 흐르는 전류에 의해서 결정된다. 전압(VDDL)의 레벨에 따라서 NMOS트랜지스터(N2)를 통하여 흐르는 전류가 제한되게 된다. 즉, 전압(VDLL)의 레벨이 낮아지면 NMOS트랜지스터(N2)를 통하여 흐르는 전류가 작아지게 되고, 전압(VDDL)의 레벨이 높아지면 NMOS트랜지스터(N2)를 통하여 흐르는 전류가 커지게 된다. 결과적으로, NMOS트랜지스터(N2)로 인가되는 전압(VDDL)의 레벨이 높으면 NMOS트랜지스터(N2)를 통하여 전류가 빠르게 방전되고, NMOS트랜지스터(N2)로 인가되는 전압(VDDL)의 레벨이 낮으면 NMOS트랜지스터(N2)를 통하여 전류가 느리게 방전된다. The level shifter of FIG. 1 performing the operation as described above is determined by the current flowing through the NMOS transistor N2 at the beginning of the operation. The current flowing through the NMOS transistor N2 is limited according to the level of the voltage VDDL. That is, when the level of the voltage VDLL decreases, the current flowing through the NMOS transistor N2 decreases, and when the level of the voltage VDDL increases, the current flowing through the NMOS transistor N2 increases. As a result, if the level of the voltage VDDL applied to the NMOS transistor N2 is high, the current is quickly discharged through the NMOS transistor N2, and if the level of the voltage VDDL applied to the NMOS transistor N2 is low, the NMOS is The current is slowly discharged through the transistor N2.
따라서, 종래의 레벨 쉬프터는 입력 신호(VIN)의 레벨이 낮아지거나 동작 주파수가 높아지게 되면 노드(T2)에 충전된 전하가 빠르게 방전되지 못하여 출력 신호(VOUT)가 정확하게 발생될 수 없다. 즉, 출력 신호(VOUT)의 스윙 폭이 줄어들게 되고, 듀티 비가 나빠지게 된다.Therefore, in the conventional level shifter, when the level of the input signal VIN is lowered or the operating frequency is increased, the charge charged in the node T2 cannot be discharged quickly, and thus the output signal VOUT cannot be generated accurately. That is, the swing width of the output signal VOUT is reduced, and the duty ratio is worsened.
도2a는 도1에 나타낸 레벨 쉬프터의 동작을 시뮬레이션한 그래프를 나타내는 것으로, 500MHz의 주파수를 가지는 입력 신호(VIN)가 인가되는 경우의 노드(T2) 및 출력 신호(VOUT)의 파형을 나타내는 것으로, 가로 축은 시간을, 세로 축은 전압을 나타내는 것이다.FIG. 2A illustrates a graph simulating the operation of the level shifter shown in FIG. 1, and illustrates waveforms of the node T2 and the output signal VOUT when an input signal VIN having a frequency of 500 MHz is applied. The horizontal axis represents time and the vertical axis represents voltage.
도2a로부터 알 수 있듯이, 입력 신호(VIN)가 "로우"레벨에서 "하이"레벨로 천이하면, 노드(T2)의 전압이 방전되기 시작한다. 이때, 입력 신호(VIN)의 레벨이 낮아 노드(T2)의 전압이 느리게 방전되고, 접지전압 레벨로 완전하게 방전되지 못한다. 이에 따라, 출력 신호(VOUT)가 느리게 충전되고, 전압(VDDH) 레벨로 완전하게 천이하지 못한다. 결과적으로, 출력 신호(VOUT)의 스윙 폭이 줄어들게 되고, 듀티 비가 나빠지게 된다.As can be seen from Fig. 2A, when the input signal VIN transitions from the "low" level to the "high" level, the voltage of the node T2 starts to discharge. At this time, the voltage of the node T2 is slowly discharged because the level of the input signal VIN is low and cannot be completely discharged to the ground voltage level. Accordingly, the output signal VOUT is slowly charged and does not completely transition to the voltage VDDH level. As a result, the swing width of the output signal VOUT is reduced, and the duty ratio is worsened.
도2b는 도1에 나타낸 레벨 쉬프터의 동작을 시뮬레이션한 그래프를 나타내는 것으로, 1GHz의 주파수를 가지는 입력 신호(VIN)가 인가되는 경우의 노드(T2), 및 출력 신호(VOUT)의 파형을 나타내는 것으로, 가로 축은 시간을, 세로 축은 전압을 나타내는 것이다.FIG. 2B is a graph simulating the operation of the level shifter shown in FIG. 1, and shows the waveform of the node T2 and the output signal VOUT when an input signal VIN having a frequency of 1 GHz is applied. , The horizontal axis represents time and the vertical axis represents voltage.
도2b로부터 알 수 있듯이, 입력 신호(VIN)가 "로우"레벨에서 "하이"레벨로 천이하면, 노드(T2)의 전압이 방전되기 시작한다. 이때, 입력 신호(VIN)의 주파수가 높아짐에 따라 노드(T2)의 전압이 더 느리게 방전되고, 인버터(I2)의 트립 전압까지 방전되지 못한다. 이에 따라, 출력 신호(VOUT)가 거의 발생되지 않게 된다. 결과적으로, 도2a의 그래프에 나타낸 것보다 출력 신호(VOUT)의 스윙 폭이 줄어들게 되고, 듀티 비가 나빠지게 된다.As can be seen from Fig. 2B, when the input signal VIN transitions from the "low" level to the "high" level, the voltage of the node T2 starts to discharge. At this time, as the frequency of the input signal VIN increases, the voltage of the node T2 is discharged more slowly, and cannot be discharged to the trip voltage of the inverter I2. As a result, the output signal VOUT is hardly generated. As a result, the swing width of the output signal VOUT is reduced and the duty ratio is worse than that shown in the graph of FIG. 2A.
도2a 및 도2b에 나타낸 그래프로부터 알 수 있듯이, 종래의 레벨 쉬프터는 동작 주파수가 높아지게 되면 출력 신호(VOUT)의 스윙 폭이 줄어들게 되고, 듀티 비가 나빠지게 된다.As can be seen from the graphs shown in Figs. 2A and 2B, in the conventional level shifter, when the operating frequency increases, the swing width of the output signal VOUT decreases, and the duty ratio worsens.
따라서, 종래의 레벨 쉬프터는 입력 신호(VIN)의 레벨이 낮아지거나 동작 주파수가 높아지게 되면 노드(T2)에 충전된 전하가 빠르게 방전되지 못하게 되고 이에 따라 출력 신호(VOUT)의 스윙 폭이 줄어들게 되고, 듀티 비가 나빠지게 된다는 문제점이 있었다.Therefore, in the conventional level shifter, when the level of the input signal VIN is lowered or the operating frequency is increased, the charge charged in the node T2 is not discharged quickly, thereby reducing the swing width of the output signal VOUT. There was a problem that the duty ratio is worse.
본 발명의 목적은 입력 신호의 레벨이 낮아지고 동작 주파수가 높아지더라도 출력 신호의 스윙 폭이 줄어들지 않고, 듀티 비가 개선될 수 있는 레벨 쉬프터를 제공하는데 있다.SUMMARY OF THE INVENTION An object of the present invention is to provide a level shifter in which the duty ratio can be improved without reducing the swing width of the output signal even if the level of the input signal is lowered and the operating frequency is increased.
이와같은 목적을 달성하기 위한 본 발명의 레벨 쉬프터는 제1전원전압과 접지전압사이에 연결되고 입력 신호를 반전하는 제1인버터, 제2전원전압과 제1노드사이에 연결되고 상기 제1인버터의 출력신호에 응답하여 상기 제1노드를 충전하는 제1풀업 트랜지스터, 상기 제2전원전압과 제2노드사이에 연결되고 상기 입력 신호에 응답하여 상기 제2노드를 충전하는 제2풀업 트랜지스터, 상기 제1노드와 접지전압사이에 연결되고 상기 제1인버터의 출력신호에 응답하여 상기 제1노드를 방전하는 제1풀다운 트랜지스터, 상기 제2노드와 접지전압사이에 연결되고 상기 입력 신호에 응답하여 상기 제2노드를 방전하는 제2풀다운 트랜지스터, 상기 제2전원전압과 접지전압사이에 연결되고 상기 제1노드의 전압 레벨의 변화에 응답하여 상기 제2노드의 전압 레벨의 변화를 가속화하는 제2인버터, 및 상기 제2전원전압과 접지전압사이에 연결되고 상기 제2노드의 전압 레벨의 변화에 응답하여 상기 제1노드의 전압 레벨의 변화를 가속화하는 제3인버터를 구비하는 것을 특징으로 한다.In order to achieve the above object, the level shifter of the present invention is connected between a first power supply voltage and a ground voltage and inverts an input signal, and is connected between a second power supply voltage and a first node and is connected to the first inverter. A first pull-up transistor charging the first node in response to an output signal, a second pull-up transistor connected between the second power supply voltage and a second node and charging the second node in response to the input signal; A first pull-down transistor connected between a first node and a ground voltage and discharging the first node in response to an output signal of the first inverter, and connected between the second node and a ground voltage and in response to the input signal; A second pull-down transistor for discharging two nodes, the second power supply voltage being connected between the second power supply voltage and the ground voltage and in response to a change in the voltage level of the first node; And a second inverter connected between the second power supply voltage and the ground voltage and accelerating a change in the voltage level of the first node in response to the change in the voltage level of the second node. Characterized in that.
그리고, 상기 제1, 2풀다운 트랜지스터들의 크기가 상기 제1, 2풀업 트랜지스터들보다 큰 것을 특징으로 하고, 상기 제1, 2풀다운 및 풀업 트랜지스터들의 크기가 상기 제2 및 제3인버터들을 구성하는 트랜지스터들보다 큰 것을 특징으로 한다. The first and second pull-down transistors are larger in size than the first and second pull-up transistors, and the first and second pull-down transistors are configured to constitute the second and third inverters. It is characterized by larger than them.
이하, 첨부한 도면을 참고로 하여 본 발명의 레벨 쉬프터를 설명하면 다음과 같다.Hereinafter, the level shifter of the present invention will be described with reference to the accompanying drawings.
도3은 본 발명의 낮은 레벨의 전압을 높은 레벨의 전압으로 변환하는 레벨 쉬프터의 구성을 나타내는 실시예의 회로도로서, 인버터들(I3, I4, I5, I6, I7), 및 래치(LA)로 구성되고, 래치(LA)는 인버터들(I8, I9)로 구성되어 있다.3 is a circuit diagram of an embodiment showing the configuration of a level shifter for converting a low level voltage to a high level voltage of the present invention, comprising inverters I3, I4, I5, I6, and I7, and a latch LA. The latch LA is composed of inverters I8 and I9.
도3에서, 인버터(I6)는 PMOS트랜지스터(P3)와 NMOS트랜지스터(N3)로 구성되고, 인버터(I7)는 PMOS트랜지스터(P4)와 NMOS트랜지스터(N4)로 구성되고, 인버터(I8)는 PMOS트랜지스터(P5)와 NMOS트랜지스터(N5)로 구성되고, 인버터(I9)는 PMOS트랜지스터(P6)와 NMOS트랜지스터(N6)로 구성되어 있다. 인버터(I5)의 전원전압으로 전원전압(VDDL)이 인가되고, 인버터들(I3, I4, I6, I7, I8, I9)의 전원전압으로 전원전압(VDDH)이 인가되어 구성되어 있다. 그리고, 낮은 레벨을 가지는 전압(VDDL)이 공급되는 인버터(I5)를 구성하는 트랜지스터들의 게이트는 두께가 얇게 구성되고, 높은 레벨을 가지는 전압(VDDH)이 공급되는 인버터들(I3, I4, I6, I7, I8, I9)을 구성하는 트랜지스터들의 게이트는 두께가 두껍게 구성되어 있다.In Fig. 3, inverter I6 is composed of PMOS transistor P3 and NMOS transistor N3, inverter I7 is composed of PMOS transistor P4 and NMOS transistor N4, and inverter I8 is PMOS. The transistor P5 is constituted by the NMOS transistor N5, and the inverter I9 is constituted by the PMOS transistor P6 and the NMOS transistor N6. The power supply voltage VDDL is applied to the power supply voltage of the inverter I5, and the power supply voltage VDDH is applied to the power supply voltages of the inverters I3, I4, I6, I7, I8, and I9. The gates of the transistors constituting the inverter I5 to which the voltage VDDL having a low level are supplied have a thin thickness, and the inverters I3, I4, I6, to which the voltage VDDH having a high level is supplied. The gates of the transistors constituting I7, I8 and I9 have a thick thickness.
그리고, 도3에서, PMOS트랜지스터들(P3, P4) 및 NMOS트랜지스터들(N3, N4)은 PMOS트랜지스터들(P5, P6) 및 NMOS트랜지스터들(N5, N6)보다 약 4배 내지 8배 크게 설계되고, NMOS트랜지스터들(N3, N4)이 PMOS트랜지스터들(P3, P4)보다 약 2배 크게 설계되어 있다. PMOS트랜지스터들(P3, P4) 및 NMOS트랜지스터들(N3, N4)을 PMOS트랜지스터들(P5, P6) 및 NMOS트랜지스터들(N5, N6)보다 크게 설계한 이유는 PMOS트랜지스터들(P3, P4) 및 NMOS트랜지스터들(N3, N4)에 의해서 PMOS트랜지스터들(P5, P6) 및 NMOS트랜지스터들(N5, N6)에 래치되어 있는 신호의 상태를 변화시켜야 하기 때문이다. 그리고, NMOS트랜지스터들(N3, N4)을 PMOS트랜지스터들(P3, P4)보다 약 2배 크게 설계한 이유는 래치(LA)가 동작하기 직전에 PMOS트랜지스터(P3) 및 NMOS트랜지스터(N4)를 통하여 흐르는 전류가 동일하여야 하기 때문이다.In FIG. 3, the PMOS transistors P3 and P4 and the NMOS transistors N3 and N4 are designed about 4 to 8 times larger than the PMOS transistors P5 and P6 and the NMOS transistors N5 and N6. NMOS transistors N3 and N4 are designed to be about twice as large as PMOS transistors P3 and P4. The PMOS transistors P3 and P4 and the NMOS transistors N3 and N4 are designed to be larger than the PMOS transistors P5 and P6 and the NMOS transistors N5 and N6 because of the PMOS transistors P3 and P4. This is because the state of the signal latched to the PMOS transistors P5 and P6 and the NMOS transistors N5 and N6 by the NMOS transistors N3 and N4 must be changed. The reason why the NMOS transistors N3 and N4 are designed to be about twice as large as the PMOS transistors P3 and P4 is that through the PMOS transistor P3 and the NMOS transistor N4 immediately before the latch LA is operated. This is because the current flowing must be the same.
래치(LA)가 동작하기 직전에 PMOS트랜지스터(P3)와 NMOS트랜지스터(N4)는 포화 영역에서 동작하므로 PMOS트랜지스터(P3)를 통하여 흐르는 전류(IP3)와 NMOS트랜지스터(N4)를 통하여 흐르는 전류(IN4)는 아래의 식으로 나타낼 수 있다.Since the PMOS transistor P3 and the NMOS transistor N4 operate in the saturation region immediately before the latch LA operates, the current I P3 flowing through the PMOS transistor P3 and the current flowing through the NMOS transistor N4 ( I N4 ) can be represented by the following equation.
상기 식에서, 는 PMOS트랜지스터(P3)의 채널내의 캐리어 이동도를, 는 PMOS트랜지스터(P3)의 게이트 옥사이드의 용량을, W는 PMOS트랜지스터(P3) 및 NMOS트랜지스터(N4)의 채널 폭을, L은 PMOS트랜지스터(P3) 및 NMOS트랜지스터(N4)의 채널 길이를 각각 나타내고, 는 NMOS트랜지스터(N4)의 채널내의 캐리어 이동도를 각각 나타내고, 는 PMOS트랜지스터(P3)의 문턱전압을, 은 NMOS트랜지스터(N4)의 문턱전압을 각각 나타낸다.Where Is the carrier mobility in the channel of the PMOS transistor P3, Denotes the capacitance of the gate oxide of the PMOS transistor P3, W denotes the channel width of the PMOS transistor P3 and the NMOS transistor N4, and L denotes the channel length of the PMOS transistor P3 and the NMOS transistor N4, respectively. , Denotes carrier mobility in the channel of the NMOS transistor N4, respectively. Is the threshold voltage of the PMOS transistor P3, Denotes the threshold voltage of the NMOS transistor N4, respectively.
그리고, PMOS트랜지스터(P3) 및 NMOS트랜지스터(N4)를 통하여 흐르는 전류가 동일해야 하므로, PMOS트랜지스터(P3)와 NMOS트랜지스터(N4)의 크기의 비(R)는 아래의 식과 같다.In addition, since the current flowing through the PMOS transistor P3 and the NMOS transistor N4 must be the same, the ratio R of the magnitude of the PMOS transistor P3 and the NMOS transistor N4 is expressed by the following equation.
공정 조건에 따라 R은 대략 2~3 정도로 결정되는데, 본 발명에서는 NMOS트랜지스터들(N3, N4)의 크기를 PMOS트랜지스터들(P3, P4)의 크기에 비해서 약 2배의 크기로 설계하였다.According to the process conditions, R is determined to be about 2 to 3, and in the present invention, the size of the NMOS transistors N3 and N4 is designed to be about twice the size of the size of the PMOS transistors P3 and P4.
도3에 나타낸 회로의 동작을 설명하면 다음과 같다.The operation of the circuit shown in Fig. 3 is as follows.
입력 신호(VIN)가 접지전압 레벨이면, 인버터(I5)가 접지전압 레벨의 신호를 반전하여 전압(VDDL) 레벨의 신호를 발생한다. 그러면, NMOS트랜지스터(N3)가 온되어 노드(T3)에 충전된 전하를 방전하고, PMOS트랜지스터(P4)가 온되어 노드(T4)를 충전한다. When the input signal VIN is at the ground voltage level, the inverter I5 inverts the signal at the ground voltage level to generate a signal at the voltage VDDL level. Then, the NMOS transistor N3 is turned on to discharge the charge charged in the node T3, and the PMOS transistor P4 is turned on to charge the node T4.
그리고, 노드(T3)의 전압이 인버터(I9)의 트립 전압에 다다르면 PMOS트랜지스터(P6)가 온되어 노드(T4)의 전압이 빠르게 전압(VDDH) 레벨로 충전되도록 하고, 마찬가지로, 노드(T4)의 전압이 인버터(I8)의 트립 전압에 다다르면 NMOS트랜지스터(N5)가 온되어 노드(T3)의 전압이 빠르게 접지전압 레벨로 방전되도록 한다. 인버터들(I3, I4)은 노드들(T3, T4)의 신호를 버퍼하여 전압(VDDH) 레벨의 반전 출력 신호(VOUTB) 및 접지전압 레벨의 출력 신호(VOUT)를 발생한다.When the voltage of the node T3 reaches the trip voltage of the inverter I9, the PMOS transistor P6 is turned on so that the voltage of the node T4 is rapidly charged to the voltage VDDH level. Similarly, the node T4 When the voltage reaches the trip voltage of the inverter I8, the NMOS transistor N5 is turned on so that the voltage of the node T3 is quickly discharged to the ground voltage level. The inverters I3 and I4 buffer the signals of the nodes T3 and T4 to generate the inverted output signal VOUTB of the voltage VDDH level and the output signal VOUT of the ground voltage level.
다음으로, 입력 신호(VIN)가 접지전압 레벨에서 전압(VDDL) 레벨로 천이하면, 인버터(I5)가 전압(VDDL) 레벨을 반전하여 접지전압 레벨의 신호를 발생한다. 그러면, PMOS트랜지스터(P3)가 온되어 노드(T3)를 접지전압 레벨로부터 충전하고, NMOS트랜지스터(N4)가 온되어 노드(T4)를 전압(VDDH) 레벨로부터 방전한다. Next, when the input signal VIN transitions from the ground voltage level to the voltage VDDL level, the inverter I5 inverts the voltage VDDL level to generate a signal of the ground voltage level. Then, the PMOS transistor P3 is turned on to charge the node T3 from the ground voltage level, and the NMOS transistor N4 is turned on to discharge the node T4 from the voltage VDDH level.
그리고, 노드(T3)의 전압이 인버터(I9)의 트립 전압에 다다르면 NMOS트랜지스터(N6)가 온되어 노드(T4)의 전압이 빠르게 접지전압 레벨로 방전되도록 하고, 마찬가지로, 노드(T4)의 전압이 인버터(I8)의 트립 전압에 다다르면 PMOS트랜지스터(P5)가 온되어 노드(T3)의 전압이 빠르게 전압(VDDH) 레벨로 충전되도록 한다. 인버터들(I3, I4)은 노드들(T3, T4)의 신호를 버퍼하여 접지전압 레벨의 반전 출력 신호(VOUTB)와 전원전압 레벨의 출력 신호(VOUT)를 발생한다.When the voltage of the node T3 reaches the trip voltage of the inverter I9, the NMOS transistor N6 is turned on so that the voltage of the node T4 quickly discharges to the ground voltage level, and similarly, the voltage of the node T4. When the trip voltage of the inverter I8 is reached, the PMOS transistor P5 is turned on so that the voltage of the node T3 is rapidly charged to the voltage VDDH level. The inverters I3 and I4 buffer the signals of the nodes T3 and T4 to generate the inverted output signal VOUTB of the ground voltage level and the output signal VOUT of the power supply voltage level.
본 발명의 레벨 쉬프터는 인버터들(I6, I7)에 의해서 노드들(T3, T4)의 전압 레벨을 변화하고, 래치(LA)에 의해서 노드들(T3, T4)의 전압 레벨의 변화를 가속시켜 노드들(T3, T4)의 전압가 빠르게 충방전되도록 한다. 따라서, 노드들(T3, T4)의 전압이 입력 신호(VIN)의 레벨이 낮아지거나 동작 주파수가 높아지더라도 빠르게 충방전됨으로써 출력 신호(VOUT)가 정확하게 발생될 수 있다. 즉, 출력 신호(VOUT)의 스윙 폭이 줄어들지 않게 되고, 듀티 비가 개선된다. The level shifter of the present invention changes the voltage levels of the nodes T3 and T4 by the inverters I6 and I7 and accelerates the change of the voltage levels of the nodes T3 and T4 by the latch LA. The voltages of the nodes T3 and T4 are rapidly charged and discharged. Accordingly, the output signals VOUT may be accurately generated by rapidly charging and discharging the voltages of the nodes T3 and T4 even when the level of the input signal VIN decreases or the operating frequency increases. That is, the swing width of the output signal VOUT does not decrease, and the duty ratio is improved.
도4a는 도3에 나타낸 레벨 쉬프터의 동작을 시뮬레이션한 그래프를 나타내는 것으로, 500MHz의 주파수를 가지는 입력 신호(VIN)가 인가되는 경우의 노드(T4) 및 출력 신호(VOUT)의 파형을 나타내는 것으로, 가로 축은 시간을, 세로 축은 전압을 나타내는 것이다.FIG. 4A shows a graph simulating the operation of the level shifter shown in FIG. 3, which shows waveforms of the node T4 and the output signal VOUT when an input signal VIN having a frequency of 500 MHz is applied. The horizontal axis represents time and the vertical axis represents voltage.
도4a로부터 알 수 있듯이, 입력 신호(VIN)가 "로우"레벨에서 "하이"레벨로 천이하면, 노드(T4)의 전압이 빠르게 접지전압 레벨로 방전된다. 이에 따라, 출력 신호(VOUT)가 접지전압 레벨로부터 전압(VDDH) 레벨로 빠르게 천이된다. 결과적으로, 출력 신호(VOUT)의 스윙 폭이 줄어들지 않게 되고, 듀티 비가 개선된다. 도2a에 나타낸 그래프와 비교하여 출력 신호(VOUT)의 특성이 개선되었음을 알 수 있다. As can be seen from Fig. 4A, when the input signal VIN transitions from the "low" level to the "high" level, the voltage of the node T4 quickly discharges to the ground voltage level. Accordingly, the output signal VOUT quickly transitions from the ground voltage level to the voltage VDDH level. As a result, the swing width of the output signal VOUT does not decrease, and the duty ratio is improved. Compared with the graph shown in FIG. 2A, it can be seen that the characteristics of the output signal VOUT are improved.
도4b는 도3에 나타낸 레벨 쉬프터의 동작을 시뮬레이션한 그래프를 나타내는 것으로, 1GHz의 주파수를 가지는 입력 신호(VIN)가 인가되는 경우의 노드(T4), 및 출력 신호(VOUT)의 파형을 나타내는 것으로, 가로 축은 시간을, 세로 축은 전압을 나타내는 것이다.FIG. 4B shows a graph simulating the operation of the level shifter shown in FIG. 3, showing the waveform of the node T4 and the output signal VOUT when an input signal VIN having a frequency of 1 GHz is applied. , The horizontal axis represents time and the vertical axis represents voltage.
도4b로부터 알 수 있듯이, 입력 신호(VIN)가 "로우"레벨에서 "하이"레벨로 천이하면, 노드(T4)의 전압이 빠르게 접지전압 레벨로 방전된다. 이에 따라, 출력 신호(VOUT)가 접지전압 레벨로부터 전압(VDDH) 레벨로 빠르게 천이된다. 결과적으로, 출력 신호(VOUT)의 스윙 폭이 줄어들지 않고 듀티 비가 개선된다. 도2b에 나타낸 그래프와 비교하여 출력 신호(VOUT)의 특성이 개선되었음을 알 수 있다. As can be seen from Fig. 4B, when the input signal VIN transitions from the "low" level to the "high" level, the voltage of the node T4 quickly discharges to the ground voltage level. Accordingly, the output signal VOUT quickly transitions from the ground voltage level to the voltage VDDH level. As a result, the duty ratio is improved without reducing the swing width of the output signal VOUT. Compared with the graph shown in FIG. 2B, it can be seen that the characteristics of the output signal VOUT are improved.
도4a 및 도4b에 나타낸 그래프로부터 알 수 있듯이, 본 발명의 레벨 쉬프터는 동작 주파수가 높아지더라도 출력 신호(VOUT)의 스윙 폭이 줄어들지 않게 되고 듀티 비가 개선된다. As can be seen from the graphs shown in Figs. 4A and 4B, the level shifter of the present invention does not reduce the swing width of the output signal VOUT even when the operating frequency is increased, and the duty ratio is improved.
따라서, 본 발명의 레벨 쉬프터는 입력 신호(VIN)의 레벨이 낮아지거나 동작 주파수가 높아지더라도 노드(T4)에 충전된 전하를 빠르게 방전함으로써 출력 신호(VOUT)의 스윙 폭이 줄어들지 않고 듀티 비가 개선된다.Accordingly, the level shifter of the present invention improves the duty ratio without reducing the swing width of the output signal VOUT by rapidly discharging the charge charged in the node T4 even when the level of the input signal VIN is lowered or the operating frequency is increased. .
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although the above has been described with reference to a preferred embodiment of the present invention, those skilled in the art will be variously modified and changed within the scope of the present invention without departing from the spirit and scope of the invention described in the claims below. I can understand that you can.
본 발명의 레벨 쉬프터는 입력 신호의 레벨이 낮아지거나 동작 주파수가 높아지더라도 출력 신호의 스윙 폭이 줄어들지 않게 되고, 듀티 비가 개선되어 레벨 쉬프팅 동작이 정확하게 수행될 수 있다.The level shifter of the present invention does not reduce the swing width of the output signal even when the level of the input signal is lowered or the operating frequency is increased, and the duty ratio can be improved to accurately perform the level shifting operation.
이에 따라, 본 발명의 레벨 쉬프터는 고속 아날로그 디지털 변환기와 같은 고속으로 동작하는 회로에 적용되어 회로의 동작 특성을 향상시킬 수 있다.Accordingly, the level shifter of the present invention can be applied to a circuit operating at a high speed such as a high speed analog-to-digital converter to improve the operation characteristics of the circuit.
도1은 종래의 일반적인 낮은 레벨의 전압을 높은 레벨의 전압으로 변환하는 레벨 쉬프터의 구성을 나타내는 회로도이다.Fig. 1 is a circuit diagram showing the configuration of a level shifter for converting a conventional general low level voltage into a high level voltage.
도2a, b는 도1에 나타낸 레벨 쉬프터의 동작을 시뮬레이션한 그래프를 나타내는 것이다.2A and 2B show graphs simulating the operation of the level shifter shown in FIG.
도3은 본 발명의 낮은 레벨의 전압을 높은 레벨의 전압으로 변환하는 레벨 쉬프터의 구성을 나타내는 실시예의 회로도이다.3 is a circuit diagram of an embodiment showing the configuration of a level shifter for converting a low level voltage into a high level voltage of the present invention.
도4a, b는 도3에 나타낸 레벨 쉬프터의 동작을 시뮬레이션한 그래프를 나타내는 것이다.4A and 4B show graphs simulating the operation of the level shifter shown in FIG.
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