KR100474655B1 - Contact adjustment tool of socket for semiconductor chip test - Google Patents
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Abstract
본 발명은 반도체 칩 테스트용 소켓의 콘택 조절 툴에 관한 것으로, 본 발명에서는 지지턱 및 캐리어 사이에 소정 두께의 지지판을 개재하고, 이를 통해 테스트 핀들과 리드들 간의 콘택 깊이를 적절히 조절함으로써, 테스트 핀들과 리드들의 과잉 콘택을 미연에 방지할 수 있다.The present invention relates to a contact adjustment tool of a socket for a semiconductor chip test. In the present invention, a support plate having a predetermined thickness is interposed between a support jaw and a carrier, and thereby the test pins are appropriately adjusted by adjusting a contact depth between the test pins and the leads. Excessive contact of the leads can be prevented.
Description
본 발명은 반도체 칩을 전기적으로 테스트하는 소켓에 관한 것으로, 좀더 상세하게는, 반도체 칩 리드들과 테스트 핀 간의 과잉 콘택을 미연에 방지할 수 있도록 하는 반도체 칩 테스트용 소켓의 콘택 조절 툴에 관한 것이다.The present invention relates to a socket for electrically testing a semiconductor chip, and more particularly, to a contact control tool of a socket for a semiconductor chip test that can prevent an excessive contact between the semiconductor chip leads and the test pin in advance. .
일반적으로 반도체 칩 테스트용 소켓은 캐리어위에 탑재된 칩의 신뢰성을 확인하기 위하여 통상의 동작 조건보다 높은 전압으로 과부하를 가하여 반도체 칩의 수명 및 불량여부를 확인하는 장치를 말한다.In general, a semiconductor chip test socket refers to a device for checking the life and failure of a semiconductor chip by applying an overload to a voltage higher than a normal operating condition in order to confirm the reliability of a chip mounted on a carrier.
도 1은 이러한 기능을 수행하는 반도체 칩 테스트용 소켓에 반도체 칩이 결합되는 형상을 개략적으로 도시한 분해 사시도이고, 도 2는 종래의 캐리어의 저면을 확대하여 도시한 사시도이며, 도 3은 리드들과 테스트 핀들의 콘택 상태를 확대하여 도시한 사시도이다.1 is an exploded perspective view schematically showing a shape in which a semiconductor chip is coupled to a socket for a semiconductor chip test that performs such a function, FIG. 2 is an enlarged perspective view of a bottom surface of a conventional carrier, and FIG. And an enlarged perspective view of the contact state of the test pins.
도 1에 도시된 바와 같이, 반도체 칩(30)을 탑재한 캐리어(20)는 베이스 레일(40)에 실려 소켓(10)의 본체(10a)상에 형성된 가이드 바(10b) 사이로 삽입된다.As shown in FIG. 1, the
이에 따라, 도 2에 도시된 캐리어 저면(20a)은 지지턱(10c)에 안착되고, 반도체 칩(30)에서 인출된 리드(30a)들은 테스트 핀(10d)들에 대응되어 콘택된다.Accordingly, the
여기서, 지지턱(10c)은 상술한 리드(30a)들 이외의 반도체 칩(30) 면이 소켓(10)에 접촉되는 것을 미연에 방지해 준다.Here, the
이때, 소켓(10)의 본체(10a)는 나사홈(10e)을 통해 작업 테이블(미도시)에 고정되고, 상술한 테스트 핀(10d)들은 본체(10a)의 저면으로 노출되어 외부에서 공급되는 테스트 전원과 연결된다.At this time, the
한편, 베이스 레일(40)에는 일정한 압력이 가해지는 바, 이는 상술한 리드(30a)들과 테스트 핀(10d)들의 콘택 상태가 지속적으로 유지되도록 하기 위함이다.Meanwhile, a constant pressure is applied to the
이러한 구조를 갖는 종래의 반도체 칩 테스트용 소켓을 이용하여 반도체 칩(30)을 테스트 하는 경우, 작업자는 상술한 테스트 전원을 통해 테스트 핀(10d)들에 일정 값의 전원을 공급하고, 이와 같이 공급한 전원이 테스트 핀(10d)들에 콘택된 리드(30a)들을 통해 반도체 칩(30)을 관통하도록 함으로써, 반도체 칩(30)의 전기적인 품질을 테스트한다.When testing the
그러나, 이러한 기능을 수행하는 종래의 반도체 칩 테스트용 소켓에는 몇가지 중대한 문제점이 있다.However, there are some serious problems with conventional semiconductor chip test sockets that perform this function.
첫째, 상술한 바와 같이, 테스트 핀들과 리드들은 베이스 레일에 가해지는 압력에 의해 그 콘택상태를 지속적으로 유지하는 바, 이러한 가압 상태가 지속되는 경우, 과잉 콘택이 발생되어 도 3에 도시된 바와 같이, 리드들이 옆으로 밀리는 틴 버(Tin Burr)현상이 야기되고, 이에 따라, 리드들간에 쇼트가 발생됨으로써, 예측하지 못한 공정사고가 발생되는 심각한 문제점이 있다.First, as described above, the test pins and leads continuously maintain their contact state by the pressure applied to the base rail. When such a pressurized state persists, excess contact is generated, as shown in FIG. 3. In this case, a tin burr phenomenon in which leads are pushed sideways is caused, and accordingly, a short is generated between the leads, thereby causing a serious problem of an unexpected process accident.
둘째, 상술한 압력에 의해 리드들의 표면이 깎여나가는 틴 프레이크(Tin Flake)현상이 야기됨으로써, 예측하지 못한 반도체 칩의 불량이 발생되는 심각한 문제점이 있다.Second, a tin flake phenomenon in which the surfaces of the leads are scraped off due to the above-described pressure, causes a serious problem that an unexpected failure of the semiconductor chip occurs.
셋째, 상술한 압력에 의해 테스트 핀들이 파손됨으로써, 소켓을 자주 교체해 주어야 하고, 그 결과, 반도체 칩의 전체적인 원가가 상승되는 심각한 문제점이 있다.Third, the test pins are broken by the above-mentioned pressure, so that the socket must be frequently replaced, and as a result, the overall cost of the semiconductor chip is increased.
따라서, 본 발명의 목적은 지지턱 및 캐리어 사이에 소정 두께의 지지판을 개재하고, 이를 통해 테스트 핀들과 리드들 간의 콘택 깊이를 적절히 조절함으로써, 테스트 핀들과 리드들의 과잉 콘택을 미연에 방지할 수 있도록 하는 반도체 칩 테스트용 소켓의 콘택 조절 툴을 제공함에 있다.Accordingly, an object of the present invention is to interpose a support plate having a predetermined thickness between the support jaw and the carrier, and thereby to properly adjust the contact depth between the test pins and the leads, thereby preventing excessive contact between the test pins and the leads. The present invention provides a contact control tool for a socket for testing a semiconductor chip.
상기와 같은 목적을 달성하기 위한 본 발명은 본체와, 본체상에 형성되어 반도체 칩을 탑재한 캐리어를 상기 본체로 가이드하는 가이드 바와, 상기 가이드 바 사이에 형성되어 상기 본체의 저면으로 인출되면서 소정의 테스트 전원을 통해 상기 반도체 칩의 리드들과 전기적으로 콘택되는 테스트 핀들과, 상기 테스트 핀들을 감싸면서 상기 캐리어를 지지하는 지지턱을 포함하는 반도체 칩 테스트용 소켓에 있어서, 상기 본체상에 고정되는 제 1 몸체와; 상기 제 1 몸체와 일체로 형성되어 상기 테스트 핀들과 상기 리드들이 손상 없이 콘택되도록 상기 캐리어의 저면과 상기 지지턱 사이에 개재되는 제 2 몸체를 포함하는 것을 특징으로 한다.The present invention for achieving the above object is a guide bar formed on the main body and the carrier on which the semiconductor chip is mounted and guided to the main body, and formed between the guide bars and drawn out to the bottom surface of the main body. A semiconductor chip test socket comprising test pins electrically contacting leads of the semiconductor chip through a test power supply, and a support jaw surrounding the test pins to support the carrier, wherein the test pin is fixed on the main body. 1 body; And a second body integrally formed with the first body and interposed between the bottom of the carrier and the support jaw so that the test pins and the leads are contacted without damage.
바람직하게, 상기 제 1 몸체 및 상기 제 2 몸체의 재질은 합금 공구강인 것을 특징으로 한다.Preferably, the material of the first body and the second body is characterized in that the alloy tool steel.
바람직하게, 상기 합금 공구강의 경도는 55HRC - 58HRC인 것을 특징으로 한다. 여기서 HRC는 다이아몬드 등으로 시료(試料)에 자국을 내고 그 자국 깊이로 그 시료의 경도를 알아내는 단위인 록웰경도 C스케일(Rockwell hardness C-scale)을 나타낸다.Preferably, the hardness of the alloy tool steel is characterized in that 55HRC-58HRC. Here, HRC denotes Rockwell hardness C-scale, which is a unit of marking a sample with diamond or the like and determining the hardness of the sample by the depth of the mark.
바람직하게, 상기 합금 공구강의 경도는 56HRC인 것을 특징으로 한다.Preferably, the hardness of the alloy tool steel is characterized in that 56HRC.
바람직하게, 상기 제 2 몸체는 상기 제 1 몸체와 연결되는 제 1 플레이트와; 상기 제 1 플레이트의 일측단부에 소정의 각도를 이루며 연장 형성된 제 2 플레이트를 포함하는 것을 특징으로 한다.Preferably, the second body and the first plate is connected to the first body; It characterized in that it comprises a second plate extending to form a predetermined angle at one end of the first plate.
바람직하게, 상기 각도는 90˚인 것을 특징으로 한다.Preferably, the angle is characterized in that 90 °.
바람직하게, 상기 제 1 플레이트의 타측단부에는 소정 깊이 및 소정 폭을 갖는 핸들링 홈이 형성되는 것을 특징으로 한다.Preferably, the other end of the first plate is characterized in that a handling groove having a predetermined depth and a predetermined width is formed.
바람직하게, 상기 핸들링 홈의 깊이는 3.5mm - 4.5mm인 것을 특징으로 한다.Preferably, the depth of the handling groove is characterized in that 3.5mm-4.5mm.
바람직하게, 상기 핸들링 홈의 깊이는 3.8mm인 것을 특징으로 한다.Preferably, the depth of the handling groove is characterized in that 3.8mm.
바람직하게, 상기 핸들링 홈의 폭은 1.5mm - 2.5mm인 것을 특징으로 한다.Preferably, the width of the handling groove is characterized in that 1.5mm-2.5mm.
바람직하게, 상기 핸들링 홈의 폭은 2mm인 것을 특징으로 한다. Preferably, the width of the handling groove is characterized in that 2mm.
바람직하게, 상기 제 1 플레이트의 타측단부에는 소정 각도의 경사면이 형성되는 것을 특징으로 한다.Preferably, the other end of the first plate is characterized in that the inclined surface formed at a predetermined angle.
바람직하게, 상기 경사면의 각도는 17˚- 20˚ 인 것을 특징으로 한다.Preferably, the angle of the inclined surface is characterized in that 17 °-20 °.
바람직하게, 상기 경사면의 각도는 18˚ 인 것을 특징으로 한다.Preferably, the angle of the inclined surface is characterized in that 18 °.
바람직하게, 상기 제 2 플레이트의 두께는 0.5mm - 1mm인 것을 특징으로 한다.Preferably, the thickness of the second plate is characterized in that 0.5mm-1mm.
바람직하게, 상기 제 2 플레이트의 두께는 0.6mm인 것을 특징으로 한다.Preferably, the thickness of the second plate is characterized in that 0.6mm.
이에 따라, 본 발명에서는 테스트 핀들과 리드들 간의 과잉 콘택이 적절히 억제된다.Accordingly, in the present invention, excessive contact between the test pins and the leads is appropriately suppressed.
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 칩 테스트용 소켓의 콘택 조절 툴을 좀더 상세히 설명하면 다음과 같다.Hereinafter, the contact control tool of the semiconductor chip test socket according to the present invention will be described in more detail with reference to the accompanying drawings.
도 4는 본 발명에 따른 반도체 칩 테스트용 소켓의 콘택 조절 툴을 개략적으로 도시한 사시도이고, 도 5는 이의 결합상태를 개략적으로 도시한 단면도이다.4 is a perspective view schematically showing a contact control tool of a socket for a semiconductor chip test according to the present invention, and FIG. 5 is a cross-sectional view schematically showing a coupling state thereof.
도 4에 도시된 바와 같이, 본 발명의 콘택 조절 툴은 제 1 몸체(100)와, 이러한 제 1 몸체(100)와 일체로 형성되어 테스트 핀(10d)들과 리드(30a)들이 손상 없이 콘택되도록 캐리어(20)의 저면(20a)과 지지턱(10c) 사이에 개재되는 제 2 몸체(101)를 포함한다.As shown in FIG. 4, the contact adjustment tool of the present invention is formed integrally with the
여기서, 제 2 몸체(101)는 제 1 몸체(100)와 연결되는 제 1 플레이트(101b)와, 제 1 플레이트(101b)의 저부에 소정의 각도, 좀더 바람직하게는 90˚를 이루며 연장 형성된 제 2 플레이트(101a)를 포함한다. 이에 따라, 제 2 몸체(101)의 단면은 L형상을 이룬다.Here, the
이때, 제 1 몸체(100)에는 나사홈(100a)이 형성되는 바, 제 1 몸체(100)는 이러한 나사홈(100a)을 통해 소켓(10)의 본체(10a)상에 견고히 고정된다.At this time, the
이하, 이러한 구성을 갖는 본 발명의 작용을 설명한다.Hereinafter, the operation of the present invention having such a configuration will be described.
먼저, 도 5에 도시된 바와 같이, 반도체 칩(30)을 탑재한 캐리어(20)는 상술한 전기 테스트를 받기 위해 소켓(10)의 가이드 바(10b) 사이로 삽입된다. First, as shown in FIG. 5, the
이때, 제 1 몸체(100)는 본체(10a)상에 안착되어 상술한 나사홈(100a)을 통해 고정되고, 제 2 몸체(101)의 제 2 플레이트(101a)는 소켓(10)의 지지턱(10c)에 얹혀진다. 이에 따라, 캐리어(20)의 저면(20a) 및 지지턱(10c) 사이에는 제 2 플레이트(101a)가 개재된다.At this time, the
여기서, 본 발명의 특징에 따르면, 제 1 몸체(100) 및 제 2 몸체(101)의 재질은 합금 공구강으로 이루어지며, 그 경도는 55HRC - 58HRC, 좀더 바람직하게는 56HRC를 유지한다. 이에 따라, 본체(10a) 및 캐리어(20)는 본 발명의 콘택 조절 툴과 충돌하더라도 예측하지 못한 손상을 입지 않는다.Here, according to a feature of the present invention, the material of the
한편, 상술한 바와 같이, 제 2 몸체(101)의 제 1 플레이트(101b) 및 제 2 플레이트(101a)는 L형상을 이루는 바, 이에 따라, 캐리어(20)의 저면(20a)은 제 2 플레이트(101a) 상에 안착되고, 캐리어(20)의 전면은 제 1 플레이트(101b)에 안정적으로 밀착된다.Meanwhile, as described above, the
이때, 본 발명의 특징에 따르면, 제 1 플레이트(101b)의 단부에는 일정 각도, 예컨대, 17˚ - 20˚, 좀더 바람직하게는 18˚를 이루는 경사면(101c)이 형성된다. 이러한 경사면(101c)은 캐리어(20)가 제 2 플레이트(101a) 상에 안착될 때, 원할한 이동로를 제공한다.At this time, according to a feature of the present invention, the
또한, 본 발명의 특징에 따르면, 제 1 플레이트(101b)의 단부로부터 일정 깊이 및 폭을 갖는 핸들링 홈(도 4에 도시:101d)이 형성된다. 이러한 핸들링 홈(101d)은 본 발명의 콘택 조절 툴이 소켓(10)의 본체(10a)상으로 이송될 때, 핸들러(미도시)에게 적절한 핸들링 영역을 제공한다.Further, according to a feature of the present invention, a handling groove (shown in FIG. 4: 101d) having a predetermined depth and width is formed from the end of the
여기서, 핸들링 홈(101d)의 깊이는 핸들러 아암의 크기에 적절하도록 3.5mm - 4.5mm, 좀더 바람직하게는 3.8mm이며, 그 폭은 1.5mm - 2.5mm, 좀더 바람직하게는 2mm이다.Here, the depth of the
이어서, 캐리어(20)를 실은 베이스 레일(40)에는 상술한 바와 같이, 압력이 가해지고 이에 따라, 캐리어에 탑재된 반도체 칩의 리드들은 테스트 핀들에 콘택된다. Subsequently, pressure is applied to the
이때, 본 발명의 경우, 상술한 바와 같이, 캐리어(20)의 저면(20a)과 지지턱(10c) 사이에 제 2 플레이트(101a)가 개재됨으로써, 반도체 칩(30)의 리드(30a)들이 테스트 핀(10d)에 콘택되는 정도를 제한한다. 이에 따라, 리드(30a)들과 테스트 핀(10d)들간의 과잉 콘택은 미연에 방지되고, 그 결과, 상술한 틴 버, 틴 프레이크 등의 문제점은 적절히 해결된다.In this case, as described above, the
이때, 본 발명의 특징에 따르면, 제 2 플레이트(101a)의 두께는 0.5mm - 1mm, 좀더 바람직하게는 0.6mm를 유지한다.At this time, according to the feature of the present invention, the thickness of the
통상, 리드(30a)들과 테스트 핀(10d)들간의 가장 적절한 콘택 깊이는 0.2mm인 바, 종래의 경우에는 상술한 압력에 의해 이보다 깊은 0.5mm - 1mm 정도가 과잉 콘택됨으로써, 상술한 틴 버, 틴 플레이크 등의 문제점이 유발되었었다.In general, the most suitable contact depth between the
그러나, 본 발명의 경우, 상술한 바와 같이, 0.5mm - 1mm, 좀더 바람직하게는 0.6mm의 두께를 유지하는 제 2 플레이트(101a)가 캐리어(20) 및 소켓(10)의 지지턱(10c) 사이에 개재됨으로써, 캐리어(20)에 탑재된 반도체 칩(30)의 리드(30a)들이 테스트 핀(10d)들과 0.2mm의 콘택 깊이 이상으로 과잉 콘택될 수 없도록 제한하고, 이에 따라, 상술한 문제점을 적절히 해결할 수 있다.However, in the case of the present invention, as described above, the
이와 같이, 본 발명의 콘택 조절 툴은 제 1 몸체를 통해 소켓에 견고히 고정된 상태에서, 제 2 몸체를 통해 리드들 및 테스트 핀들 간의 콘택 정도를 조절함으로써, 반도체 칩의 손상을 미연에 방지할 수 있다.As such, the contact adjustment tool of the present invention can prevent damage to the semiconductor chip by adjusting the degree of contact between the leads and the test pins through the second body while being firmly fixed to the socket through the first body. have.
더욱이, 본 발명의 콘택 조절 툴은 상술한 과정을 통해 테스트 핀의 손상을 미연에 방지함으로써, 소켓의 교체주기를 증가시킬 수 있고, 그 결과 반도체 칩의 전체적인 원가를 저감시킬 수 있다.Moreover, the contact control tool of the present invention can increase the replacement cycle of the socket by preventing the damage to the test pin through the above-described process, and as a result can reduce the overall cost of the semiconductor chip.
이러한 본 발명은 단지 전기적인 테스트를 진행하는 소켓에만 국한되지 않으며, 반도체 칩을 테스트하는 모든 테스트 설비에서 두루 유용한 효과를 나타낸다.This invention is not limited to only sockets for conducting electrical tests, but has useful effects throughout all test fixtures for testing semiconductor chips.
그리고, 본 발명의 특정한 실시예가 설명 및 도시되었지만 본 발명이 당업자에 의해 다양하게 변형되어 실시될 가능성이 있는 것은 자명한 일이다.And while certain embodiments of the invention have been described and illustrated, it will be apparent that the invention may be embodied in various modifications by those skilled in the art.
이와 같은 변형된 실시예들은 본 발명의 기술적사상이나 관점으로부터 개별적으로 이해되어져서는 안되며 이와 같은 변형된 실시예들은 본 발명의 첨부된 특허청구의 범위안에 속한다 해야 할 것이다.Such modified embodiments should not be understood individually from the technical spirit or point of view of the present invention and such modified embodiments should fall within the scope of the appended claims of the present invention.
이상에서 상세히 설명한 바와 같이 본 발명에 따른 반도체 칩 테스트용 소켓의 콘택 조절 툴에서는 지지턱 및 캐리어 사이에 소정 두께의 지지판을 개재하고,이를 통해 테스트 핀들과 리드들 간의 콘택 깊이를 적절히 조절함으로써, 테스트 핀들과 리드들의 과잉 콘택을 미연에 방지할 수 있다.As described in detail above, in the contact adjustment tool of the socket for testing a semiconductor chip according to the present invention, a support plate having a predetermined thickness is interposed between the support jaw and the carrier, and thereby the test depth is appropriately adjusted between the test pins and the leads. Excessive contact of the pins and leads can be prevented.
도 1은 종래의 반도체 칩 테스트용 소켓에 반도체 칩이 결합되는 형상을 개략적으로 도시한 분해 사시도.1 is an exploded perspective view schematically illustrating a shape in which a semiconductor chip is coupled to a socket for a conventional semiconductor chip test;
도 2는 종래의 캐리어의 저면을 확대하여 도시한 사시도.Figure 2 is an enlarged perspective view of the bottom of the conventional carrier.
도 3은 종래의 리드들 및 테스트 핀들 간의 콘택 상태를 확대하여 도시한 사시도.3 is an enlarged perspective view illustrating a contact state between conventional leads and test pins;
도 4는 본 발명에 따른 반도체 칩 테스트용 소켓의 콘택 조절 툴을 개략적으로 도시한 사시도.4 is a perspective view schematically showing a contact control tool of a socket for a semiconductor chip test according to the present invention;
도 5는 본 발명에 따른 콘택 조절 툴의 결합 상태를 개략적으로 도시한 단면도.5 is a cross-sectional view schematically showing the engagement state of the contact adjustment tool according to the present invention.
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E701 | Decision to grant or registration of patent right | ||
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LAPS | Lapse due to unpaid annual fee |