KR100473159B1 - How to Program and Clear NAND Flash Memory Cells - Google Patents

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Abstract

1.청구범위에 기재된 발명이 속한 기술분야1. Technical field to which the invention described in the claims belongs

본 발명은 네거티브 전압을 이용한 낸드 플래쉬 메모리 셀의 프로그램 및 소거 방법에 관한 것이다.The present invention relates to a method of programming and erasing a NAND flash memory cell using a negative voltage.

2.발명이 해결하려고 하는 기술적 과제2. Technical problem that the invention tries to solve

낸드 플래쉬 메모리 셀의 프로그램 및 소거 동작시 콘트롤 게이트에 고전압을 인가 함으로써, 주변회로에 사용되는 소자의 스케일링(scaling)이 어렵고, 고전압으로 인해 칩(chip)의 신뢰성(reliability)이 저하되는 단점이 있다.By applying a high voltage to the control gate during programming and erasing operations of the NAND flash memory cell, scaling of devices used in peripheral circuits is difficult, and high voltages deteriorate chip reliability. .

3.발명의 해결방법의 요지3. Summary of the solution of the invention

트리플 P-웰을 사용해 P-웰과 콘트롤 게이트에 네거티브 바이어스 전압을 인가해 낸드 플래쉬 메모리 셀의 프로그램 및 소거 동작이 가능 하도록 한다.Triple P-wells are used to apply negative bias voltages to the P-wells and the control gates to allow program and erase operations for NAND flash memory cells.

4.발명의 중요한 용도4. Important uses of the invention

낸드 플래쉬 메모리 셀의 프로그램 및 소거 동작시 적용된다.Applied during program and erase operations of NAND flash memory cells.

Description

낸드 플래쉬 메모리 셀의 프로그램 및 소거 방법Program and erase method of NAND flash memory cell

본 발명은 낸드(NAND type) 플래쉬 메모리셀의 프로그램 및 소거 방법에 관한 것으로, 특히 낮은 바이어스 전압으로도 프로그램 및 소거가 가능한 낸드 플래쉬 메모리 셀의 프로그램 및 소거 방법에 관한 것이다.The present invention relates to a method of programming and erasing a NAND type flash memory cell, and more particularly, to a method of programming and erasing a NAND flash memory cell that can be programmed and erased even at a low bias voltage.

도 1(a) 및 1(b)는 종래의 낸드 플래쉬 메모리 셀의 프로그램 및 소거 방법을 설명하기 위해 도시한 셀어레이의 구조 및 그에 따른 동작 전압 조건 테이블로서, 도 3(a) 및 3(b)를 통해 동작을 설명하면 다음과 같다.1 (a) and 1 (b) show a structure of a cell array and a corresponding operating voltage condition table for explaining a program and erase method of a conventional NAND flash memory cell, and FIGS. 3 (a) and 3 (b). The following explains the operation through).

프로그램 동작시에는 도 1(b) 및 도 3(a)에 도시된 바와 같이 콘트롤 게이트(1)에 18V 정도의 고전압을 인가하고, 소오스(3) 및 드레인(4)에는 OV, P-웰(5)에는 OV, N-기판(6)에는 20V, 프로그램 하고자 하는 비트라인에는 OV, 프로그램을 원하지 않는 비트라인에는 7V의 억제(inhibit) 전압을 인가하게 된다. 이때, 프로그램 하고자하는 셀의 채널 전압은 OV로 되어, 콘트롤 게이트(1)와 채널 사이에는 약18V 정도의 전위차가 생기게 된다. 이로 인해 채널로 부터 플로팅 게이트(2)로 전자(electron)들이 이동(챠지)되게 된다.In the program operation, as shown in FIGS. 1B and 3A, a high voltage of about 18V is applied to the control gate 1, and OV and P-wells are applied to the source 3 and the drain 4. 5) an inhibitor voltage of OV, 20V is applied to the N-substrate 6, OV is applied to the bit line to be programmed, and 7V is applied to the bit line not to be programmed. At this time, the channel voltage of the cell to be programmed is OV, and a potential difference of about 18V occurs between the control gate 1 and the channel. This causes electrons to move (charge) from the channel to the floating gate 2.

반면, 프로그램을 원하지 않는 셀의 채널 전압은 7V가 되어, 콘트롤 게이트(1)와 채널 사이에서는 약 11V 정도의 전위차가 생기게 된다. 즉, 채널로 부터 플로팅 게이트(2)로 전자들이 이동하기 어려운 전계(electric field)를 형성하게 된다. 이러한 종래의 프로그램시의 문제점은 콘트롤 게이트(1)에 18V의 고전압을 인가 함으로써, 주변회로에 사용되는 소자의 스케일링(scaling)이 어렵고, 고전압으로 인해 칩(chip)의 신뢰성(reliability)이 저하되는 단점이 있다.On the other hand, the channel voltage of the cell for which the program is not desired is 7V, resulting in a potential difference of about 11V between the control gate 1 and the channel. That is, electrons are formed from the channel to the floating gate 2 to form an electric field in which it is difficult to move. The problem in the conventional programming is that by applying a high voltage of 18V to the control gate 1, it is difficult to scale the device used in the peripheral circuit, and the reliability of the chip is degraded due to the high voltage. There are disadvantages.

또한, 소거 동작시에는 도 1(b) 및 도 3(b)에 도시된 바와 같이 콘트롤 게이트(1)에 OV 전압을 인가하고, P-웰(5)에는 20V, N-기판(6)에는 20(V), 소오스(3)와 드레인(4)은 비트라인과 셀렉트 게이트의 전압을 조절하여 플로팅 상태가 되도록 한다. 이때 콘트롤 게이트(1)와 P-웰(5) 사이에 20V의 전위차가 생기게 된다. 이때, 플로팅 게이트(2)로 부터 P-웰(5)로 전자가 FN-터널링에 의해 이동되게 된다.In the erase operation, as shown in FIGS. 1B and 3B, an OV voltage is applied to the control gate 1, 20V is applied to the P-well 5, and N-substrate 6 is applied to the N-substrate 6. 20 (V), the source 3 and the drain 4 adjust the voltages of the bit lines and the select gates so as to be in a floating state. At this time, a potential difference of 20 V is generated between the control gate 1 and the P-well 5. At this time, electrons are moved from the floating gate 2 to the P-well 5 by FN-tunneling.

이러한 소거 동작시에도 20V 정도의 고전압을 인가함으로써, 주변회로에 쓰이는 소자의 스케일링이 어렵고, 높은 전압으로 인해 칩의 신뢰성이 저하되는 단점이 있다.Even during such an erase operation, by applying a high voltage of about 20V, scaling of a device used in a peripheral circuit is difficult, and a high voltage may deteriorate chip reliability.

따라서, 본 발명은 트리플 P-웰을 사용해 P-웰과 콘트롤 게이트에 네거티브바이어스 전압을 인가함으로써, 낸드 플래쉬 메모리 셀의 프로그램 및 소거 동작이 가능 하도록 한 낸드 플래쉬 메모리 셀의 프로그램 및 소거 방법을 제공하는 데 그목적이 있다.Accordingly, the present invention provides a method of programming and erasing a NAND flash memory cell that enables a program and erase operation of the NAND flash memory cell by applying a negative bias voltage to the P-well and the control gate using a triple P-well. Its purpose is to.

상술한 목적을 달성하기 위한 본 발명은 플래쉬 메모리 셀의 콘트롤 게이트에 포지 티브 전압, 소오스 및 드레인에 네거티브 전압, 트리플 P-웰에 네거티브전압, N-웰에 전원 전압을 각각 인가하고, 제 1 콘트롤 전압을 네거티브 전압, 제2 및 제 3콘트롤 전압을 OV로 하여 프로그램 하도록 하는 것을 특징으로 한다.According to the present invention, a positive voltage is applied to a control gate of a flash memory cell, a negative voltage is applied to a source and a drain, a negative voltage is applied to a triple P-well, and a power supply voltage is applied to an N-well. It is characterized in that the voltage is programmed to the negative voltage, the second and third control voltage as OV.

또한, 콘트롤 게이트에 네거티브 전압, 트리플 P-웰 및 N-웰에 포지티브 전압, 소오스와 드레인을 플로팅 상태로 하고, 제 1 및 제 3 콘트롤 전압을 포지티브전압, 제 2 콘트롤 전압을 OV로 하여 소거 하도록 하는 것을 특징으로 한다.In addition, the negative voltage at the control gate, the positive voltage at the triple P-well and the N-well, the source and the drain are in a floating state, and the first and third control voltages are erased with the positive voltage and the second control voltage as OV. Characterized in that.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하면 다음과 같다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

도 2(a) 및 2(b)는 본 발명에 따른 낸드 플래쉬 메모리셀의 프로그램 및 소거 방법을 설명하기 위해 도시한 셀어레이의 구조 및 그에 따른 동작 전압 조건 테이블로서, 도 4(a) 및 4(b)를 통해 동작을 설명하면 다음과 같다.2 (a) and 2 (b) show a structure of a cell array and a corresponding operating voltage condition table for explaining a method of programming and erasing a NAND flash memory cell according to the present invention. The operation through (b) is as follows.

프로그램 동작시에는 도 2(b) 및 도 4(a)에 도시된 바와 같이 플래쉬 메모리셀의 콘트롤 게이트(11)에는 포지티브(positive) 전압(8 내지 12V)을 인가하고, 소오스(13) 및 드레인(비트라인)(14)에는 네거티브(negative) 전압(-5V 내지 -10V),트리플 P-웰(15)에는 비트라인과 같은 전압을 인가하거나 비트라인 보다 낮은 네거티브 전압(-5V 내지 -1OV)을 인가한다. 그리고, N-웰(16)에는 Vcc 전압을 인가하게 된다. 한편, 컴먼 소스 라인(common source line)과 셀을 연결해 주는 제 1 콘트롤전압(GSL)을 비트라인에 인가되는 전압과 동일하게 네거티브 전압(-5V 내지 -10V)을 인가하여, 비트라인에서 컴먼 소스쪽으로의 전류 흐름을 차단한다. 이러한 조건하에서 선택된 셀은 FN-터널링에 의해 전자가 플로팅 게이트(12)로 이동되어 플래쉬 메모리셀은 프로그램 되게 된다. 한편, 선택되지 않은 셀의 비트라인에는 OV를 인가하여 콘트롤 게이트(11)와 채널 사이의 전위차를 감소시켜 플로팅 게이트(12)로의 터널링이 생기지 않도록 한다.In the program operation, as shown in FIGS. 2B and 4A, a positive voltage (8 to 12V) is applied to the control gate 11 of the flash memory cell, and a source 13 and a drain are provided. (Bit line) 14 negative voltage (-5V to -10V), triple P-well 15 is applied the same voltage as the bit line or negative voltage (-5V to -1OV) lower than the bit line Is applied. In addition, a Vcc voltage is applied to the N-well 16. Meanwhile, a negative voltage (-5V to -10V) is applied to the first control voltage GSL connecting the common source line and the cell to the bit line, thereby applying the common source to the common source line. Shut off current flow to the side. Under these conditions, electrons are moved to the floating gate 12 by FN-tunneling so that the flash memory cells are programmed. On the other hand, OV is applied to the bit lines of the unselected cells to reduce the potential difference between the control gate 11 and the channel so that tunneling to the floating gate 12 does not occur.

또한, 소거동작시에는 도 2(b) 및 도 4(b)에 도시된 바와 같이 선택된 셀의 콘트롤 게이트(11)에는 네거티브 전압(-10V)을 인가하고, 트리플 P-웰(15)에는 포지티브 전압(8 내지 12V)을 인가한다. 이때, 소오스(13)와 드레인(14)에는 비트라인 전압, 제 1 콘트롤 전압(GSL), 제 2 콘트롤 전압(CSL) 및 제 3 콘트롤 전압(SSL)을 조정하여 플로팅 상태를 만든다. 이때, 플로팅 게이트(12)로 부터 전자가FN-터널링에 의해 트리플 P-웰(15)로 이동하게 되어 플래쉬 메모리셀은 소거되게 된다.In the erase operation, as shown in FIGS. 2B and 4B, a negative voltage (-10V) is applied to the control gate 11 of the selected cell, and a positive voltage is applied to the triple P-well 15. Voltage 8-12V is applied. In this case, the source 13 and the drain 14 are adjusted by adjusting the bit line voltage, the first control voltage GSL, the second control voltage CSL, and the third control voltage SSL. At this time, electrons are moved from the floating gate 12 to the triple P-well 15 by FN-tunneling so that the flash memory cell is erased.

상술한 바와 같이 본 발명에 의하면 프로그램 및 소거동작시 네거티브 전압을 인가함으로써, 칩에서 사용되는 전압의 감소로 인해 소자의 스케일링에 유리하고, 소자의 신뢰성을 향상시킬 수 있는 탁월한 효과가 있다.As described above, according to the present invention, by applying a negative voltage during program and erase operations, it is advantageous for scaling of the device due to the reduction of the voltage used in the chip, and has an excellent effect of improving the reliability of the device.

도 1(a) 및 1(b)는 종래의 낸드 플래쉬 메모리 셀의 프로그램 및 소거 방법을 설명하기 위해 도시한 셀어레이의 구조 및 그에 따른 동작 전압 조건 테이블.1 (a) and 1 (b) show a structure of a cell array and a corresponding operating voltage condition table for explaining a program and erase method of a conventional NAND flash memory cell.

도 2(a) 및 2(b)는 본 발명에 따른 낸드 플래쉬 메모리 셀의 프로그램 및 소거 방법을 설명하기 위해 도시한 셀어레이의 구조 및 그에 따른 동작 전압 조건 테이블.2 (a) and 2 (b) show a structure of a cell array and a corresponding operating voltage condition table for explaining a method of programming and erasing a NAND flash memory cell according to the present invention.

도 3(a) 및 3(b) 종래의 바이어스 전압 상태를 나타낸 셀의 단면도.3 (a) and 3 (b) are cross-sectional views of cells showing conventional bias voltage states.

도 4(a) 및 4(b) 본 발명에 따른 바이어스 전압 상태를 나타낸 셀의 단면도.4 (a) and 4 (b) are cross-sectional views of cells showing a bias voltage state in accordance with the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

1, 11: 콘트롤 게이트 2, 12: 플로팅 게이트1, 11: control gate 2, 12: floating gate

3, 13: 소오스 4, 14: 드레인3, 13: source 4, 14: drain

5: P-웰 6: N-기판5: P-well 6: N-substrate

15: 트리플 P-웰 16: N-웰15: Triple P-well 16: N-well

Claims (6)

낸드 플래쉬 메모리 셀의 콘트롤 게이트에 포지 티브 전압, 드레인 및 소오스에 네거티브 전압, 트리플 P-웰에 네거티브 전압, N-웰에 전원 전압을 각각 인가하되, 소오스 공급전압을 네거티브 전압, 소오스 선택라인 전압 및 비트라인 선택라인 전압을 OV로 하여 프로그램 하도록 하는 것을 특징으로 하는 낸드 플래쉬 메모리셀의 프로그램 방법.Apply a positive voltage to the control gate of the NAND flash memory cell, a negative voltage to the drain and source, a negative voltage to the triple P-well, and a power supply voltage to the N-well, respectively, but apply the source supply voltage to the negative voltage, source select line voltage, and A method for programming a NAND flash memory cell, characterized in that the bit line select line voltage is set to OV. 제 1 항에 있어서,The method of claim 1, 상기 콘트롤 게이트로 인가되는 포지티브 전압은 8V내지 12V인 것을 특징으로 하는 낸드 플래쉬 메모리 셀의 프로그램 방법.And a positive voltage applied to the control gate is 8V to 12V. 제 1 항에 있어서,The method of claim 1, 상기 소오스, 상기 드레인 및 상기 트리플 P-웰에 인가되는 네거티브 전압은 -5V 내지 -10V인 것을 특징으로 하는 낸드 플래쉬 메모리 셀의 프로그램 방법.And the negative voltage applied to the source, the drain, and the triple P-well is -5V to -10V. 낸드 플래쉬 메모리 셀의 콘트롤 게이트에 네거티브 전압, 트리플 P-웰 및 N-웰에 포지티브 전압, 소오스와 드레인을 플로팅 상태로 하되, 소오스 공급전압 및 비트라인 선택라인 전압을 포지티브 전압, 소오스 선택라인 전압을 OV로 하여 소거 하도록 하는 것을 특징으로 하는 낸드 플래쉬 메모리 셀의 소거 방법.Negative voltage on the control gate of the NAND flash memory cell, positive voltage on the triple P-well and N-well, and source and drain are floating, but the source supply voltage and the bit line A method of erasing a NAND flash memory cell, characterized in that the erasing is performed by OV. 제 4 항에 있어서,The method of claim 4, wherein 상기 콘트롤 게이트로 인가되는 네거티브 전압은 -5V 내지 -10V 인 것을 특징으로 하는 낸드 플래쉬 메모리 셀의 소거 방법.The negative voltage applied to the control gate is -5V to -10V erasing method of the NAND flash memory cell. 제 4 항에 있어서,The method of claim 4, wherein 상기 소오스 공급전압 및 비트라인 선택라인 전압으로 인가되는 포지티브 전압은 10V 이하 인 것을 특징으로 하는 낸드 플래쉬 메모리 셀의 소거 방법.And a positive voltage applied to the source supply voltage and the bit line select line voltage is 10 V or less.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI300931B (en) * 2006-06-20 2008-09-11 Macronix Int Co Ltd Method of operating non-volatile memory device

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07245352A (en) * 1994-02-04 1995-09-19 Lg Semicon Co Ltd Flash eeprom with triple-well cmos structure
US5457652A (en) * 1994-04-01 1995-10-10 National Semiconductor Corporation Low voltage EEPROM
US5487033A (en) * 1994-06-28 1996-01-23 Intel Corporation Structure and method for low current programming of flash EEPROMS
US5587947A (en) * 1994-03-03 1996-12-24 Rohm Corporation Low voltage one transistor flash EEPROM cell using Fowler-Nordheim programming and erase

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07245352A (en) * 1994-02-04 1995-09-19 Lg Semicon Co Ltd Flash eeprom with triple-well cmos structure
US5587947A (en) * 1994-03-03 1996-12-24 Rohm Corporation Low voltage one transistor flash EEPROM cell using Fowler-Nordheim programming and erase
US5457652A (en) * 1994-04-01 1995-10-10 National Semiconductor Corporation Low voltage EEPROM
US5487033A (en) * 1994-06-28 1996-01-23 Intel Corporation Structure and method for low current programming of flash EEPROMS

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