KR100470871B1 - Clock recovery circuit using semiconductor laser diode - Google Patents
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Abstract
본 발명은 반도체 레이저 다이오드를 위상 검출에 이용함으로써 고속의 신호 처리가 가능하면서도 저렴한 비용으로 제조할 수 있도록 한 반도체 레이저 다이오드를 이용한 클럭 추출 회로에 관한 것으로, 이를 위하여 본 발명은, 대단히 고가인 반도체 레이저 증폭기를 사용하는 전술한 종래 방법과는 달리, 상대적으로 저가인 반도체 레이저 다이오드를 채용하고, 두 개의 고주파 신호를 반도체 레이저 다이오드에 인가할 때 발생하는 매개 증폭 현상의 위상 의존성을 이용하여 두 신호의 위상차를 검출하며, 이를 이용하여 위상 동기 루프(PLL)을 구성함으로써, 고주파 신호에 대한 고속의 신호 처리를 실현할 수 있을 뿐만 아니라 저렴한 비용으로 제조 가능한 클럭 추출 회로를 제공할 수 있는 것이다. The present invention relates to a clock extraction circuit using a semiconductor laser diode that can be manufactured at a low cost while enabling high-speed signal processing by using a semiconductor laser diode for phase detection. To this end, the present invention provides a very expensive semiconductor laser. Unlike the above-described conventional method using an amplifier, a phase difference between the two signals is adopted by employing a relatively low-cost semiconductor laser diode and using the phase dependence of parametric amplification that occurs when two high-frequency signals are applied to the semiconductor laser diode. By detecting a phase, and constructing a phase locked loop (PLL), it is possible to provide a high speed signal processing for a high frequency signal and to provide a clock extraction circuit which can be manufactured at low cost.
Description
본 발명은 클럭 추출 회로에 관한 것으로, 더욱 상세하게는 두 개의 고주파 신호를 반도체 레이저에 인가할 때 발생하는 매개 증폭 현상의 위상 의존성을 이용하여 두 신호의 위상차를 검출하고, 이를 이용하여 위상 동기 루프(PLL : Phase Locked Loop)의 구성할 수 있는 반도체 레이저 다이오드를 이용한 클럭 추출 회로에 관한 것이다. The present invention relates to a clock extraction circuit, and more particularly, to detect a phase difference between two signals by using a phase dependency of parametric amplification generated when two high frequency signals are applied to a semiconductor laser, and using the phase locked loop. (PLL: Phase The present invention relates to a clock extraction circuit using a semiconductor laser diode capable of forming a locked loop.
이 기술분야에 잘 알려진 바와같이, 고속의 통신 시스템에서 전송된 데이터를 복구하는 데는 고주파 신호의 위상과 클럭 추출이 필수적으로 사용되고 있다. 통신 시스템에서의 클럭은 PLL, SAW 필터 등을 통해 추출할 수 있으며, 특히 PLL은 FM 복조기, FSK 복조기, 주파수 합성기, 동기 AM 복조, 모터 속도 제어 등 다양한 분야에서 응용되고 있으며, 또한 많은 연구, 개발이 이루어지고 있다. As is well known in the art, phase and clock extraction of high frequency signals is indispensable for recovering data transmitted in high speed communication systems. Clock in communication system can be extracted through PLL, SAW filter, etc. Especially, PLL is applied in various fields such as FM demodulator, FSK demodulator, frequency synthesizer, synchronous AM demodulation, motor speed control, and many research and development. This is being done.
한편, PLL은 기준 클럭 신호와 입력 신호간의 위상차를 검출하는 위상 검출기, 저역 통과 필터, 증폭기, 전압 제어 발진기(VCO) 등으로 구성되는 데, 전기적 회로의 집적화 기술의 발달로 인해 매우 작은 크기로 제작할 수 있으며, 높은 속도에서도 동작이 가능한 제품이 실용화되어 있다. On the other hand, the PLL is composed of a phase detector, a low pass filter, an amplifier, and a voltage controlled oscillator (VCO) that detect a phase difference between a reference clock signal and an input signal. It is possible to use a product that can operate at high speed.
그러나, 상기한 바와같은 PLL 회로는 위상 검출기와 증폭기가 별도로 구성되어 있으며, 고주파 신호에서의 클럭 검출은 DSP 신호 처리에서의 어려움을 가중시키고 있는 실정이다. However, the PLL circuit as described above is composed of a phase detector and an amplifier separately, and clock detection in a high frequency signal adds to the difficulty in DSP signal processing.
한편, 상기한 점을 고려하여 고속 신호의 위상 검출과 PLL 구성을 위하여, 반도체 레이저 증폭기를 사용하여 입력신호와 VCO에서 발생되는 기준 클럭과의 위상차를 검출하는 방법이 제안되었다. 이 방법은 파장이 다른 광 입력신호와 기준 클럭 신호를 반도체 레이저 증폭기에 인가하고, 두 신호간의 위상차에 따라 클럭 추출 대상 신호의 증폭 효율이 달라지는 현상을 이용하고 있다. On the other hand, in view of the above, a method for detecting a phase difference between an input signal and a reference clock generated in a VCO using a semiconductor laser amplifier has been proposed for phase detection of a high speed signal and a PLL configuration. In this method, the optical input signal and the reference clock signal having different wavelengths are applied to the semiconductor laser amplifier, and the amplification efficiency of the clock extraction target signal varies according to the phase difference between the two signals.
그러나, 반도체 레이저 증폭기는 사용하는 방법은 고가의 반도체 레이저 증 폭기를 사용하기 때문에 경제적인 측면에서 매우 바람직하지 못하다. However, the method of using semiconductor laser amplifier is expensive semiconductor laser increase Because of the use of aeration, it is very undesirable from an economic point of view.
또한, 반도체 레이저 증폭기에 파장이 다른 기준 클럭의 광신호와 클럭 추출 대상의 광신호를 인가할 때 발생하는 4광파 혼합 효율의 두 신호간 위상 의존성을 이용하여, PLL 회로에서 필수적인 위상차를 검출하고, 이를 VCO의 기준 주파수 제어에 이용하는 방법이 제안되었으나, 이 방법 역시 고가의 반도체 레이저 증폭기를 사용하여야만 하기 때문에 경제적인 측면에서 매우 바람직하지 못하다는 단점을 갖는다. In addition, the phase difference between the two signals of the four-wave mixing efficiency generated when the optical signal of the reference clock and the clock extraction target optical signal of different wavelengths are applied to the semiconductor laser amplifier is used to detect the phase difference essential in the PLL circuit. A method of using this for controlling the reference frequency of the VCO has been proposed, but this method also has a disadvantage in that it is not economically desirable because an expensive semiconductor laser amplifier must be used.
따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위한 것으로, 반도체 레이저 다이오드를 이용함으로써 고속의 신호 처리가 가능하면서도 저렴한 비용으로 제조할 수 있는 반도체 레이저 다이오드를 이용한 클럭 추출 회로를 제공하는 데 그 목적이 있다. Accordingly, the present invention is to solve the above problems of the prior art, to provide a clock extraction circuit using a semiconductor laser diode that can be manufactured at a low cost while being capable of high-speed signal processing by using a semiconductor laser diode. There is a purpose.
상기 목적을 달성하기 위하여 본 발명은, 주파수가 다른 입력 신호와 기준 클럭 신호를 합파하여 혼합신호를 생성하는 합파기, 혼합 신호에서 위상차 신호를 검출하는 위상 검출기, 상기 검출된 위상차 신호를 저역 통과 필터링하는 저역 통과 필터, 저역 통과 필터링된 전압 신호에 의거하여 적응적으로 증감되는 기준 클럭 주파수를 발생하여 상기 합파기로 제공하는 전압 제어 발진기를 갖는 클럭 추출 회로에 있어서, 상기 위상 검출기가: 상기 혼합된 두 신호의 위상차에 따른 매개 증폭의 위상 의존성을 이용하여 입력 신호와 기준 클럭간의 위상차 신호를 검출하는 반도체 레이저 다이오드; 상기 검출된 위상차 신호를 전기적인 신호로 변환하는 광 검출 블록; 상기 변환된 전기 신호를 필터링하여 상기 기준 클럭 주파수 성분을 제거하는 대역 통과 필터; 및 상기 필터링된 출력 신호에서 첨두치를 검출하고, 이 검출된 첨두치 신호를 상기 저역 통과 필터로 제공하는 첨두 검출 블록으로 이루어진 것을 특징으로 하는 반도체 레이저 다이오드를 이용한 클럭 추출 회로를 제공한다. In order to achieve the above object, the present invention provides a multiplier for generating a mixed signal by combining an input signal and a reference clock signal having a different frequency, a phase detector for detecting a phase difference signal in the mixed signal, and low-pass filtering the detected phase difference signal. A clock extraction circuit having a low pass filter and a voltage controlled oscillator for generating and providing a reference clock frequency adaptively decremented based on a low pass filtered voltage signal to the combiner, the phase detector comprising: A semiconductor laser diode which detects a phase difference signal between an input signal and a reference clock using the phase dependency of parametric amplification according to the phase difference between two signals; Converting the detected phase difference signal into an electrical signal Light detection block; A band pass filter for filtering the converted electrical signal to remove the reference clock frequency component; And a peak detection block for detecting a peak value from the filtered output signal and providing the detected peak value signal to the low pass filter.
본 발명의 상기 및 기타 목적과 여러가지 장점은 이 기술분야에 숙련된 사람들에 의해 첨부된 도면을 참조하여 하기에 기술되는 본 발명의 바람직한 실시예로 부터 더욱 명확하게 될 것이다. The above and other objects and various advantages of the present invention will become more apparent from the preferred embodiments of the present invention described below with reference to the accompanying drawings by those skilled in the art.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대하여 상세하게 설명한다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 1은 본 발명의 바람직한 실시예에 따른 반도체 레이저 다이오드를 이용한 클럭 추출 회로의 블록구성도이다. 1 is a block diagram of a clock extraction circuit using a semiconductor laser diode according to a preferred embodiment of the present invention.
도 1을 참조하면, 본 발명의 클럭 추출 회로는 합파기(110), 위상 검출기(120), 저역 통과 필터(130, LPF) 및 전압 제어 발진기(140, VCO)를 포함하며, 위상 검출기(120)는 반도체 레이저 다이오드(121, LD), 광 검출 블럭(123, PD), 대역 통과 필터(125, BPF) 및 첨두 검출 블록(127)을 포함한다. Referring to FIG. 1, the clock extraction circuit of the present invention includes a combiner 110, a phase detector 120, a low pass filter 130 (LPF), and a voltage controlled oscillator 140 (VCO), and the phase detector 120. ) Includes a semiconductor laser diode 121 (LD), a light detection block 123 (PD), a band pass filter 125 (BPF), and a peak detection block 127.
먼저, 클럭을 추출하고자하는 입력 신호(i s )는 합파기(110)의 일측 입력으로 제공되어, 후술하는 전압 제어 발진기(140)를 통해 합파기(110)의 타측 입력으로 제공되는 기준 클럭 신호(i c )와 합해지며, 이와같이 합해진 혼합 신호는 위상 검출기(120)내의 반도체 레이저 다이오드(121)로 인가된다.First, the input signal (i s ) to extract the clock is provided to one input of the combiner 110, and the reference clock signal provided to the other input of the combiner 110 through the voltage controlled oscillator 140 described later. (i c ), and the combined signal is applied to the semiconductor laser diode 121 in the phase detector 120.
이때, 합파기(110)로부터 반도체 레이저 다이오드(121)로 인가되는 혼합 신호는, 반도체 레이저 증폭기를 사용하여 위상 정보를 추출하는 전술한 종래 방법과는 달리, 광신호가 아니라 전기적 신호이다. In this case, the mixed signal applied from the combiner 110 to the semiconductor laser diode 121 is not an optical signal but an electrical signal, unlike the above-described conventional method of extracting phase information using a semiconductor laser amplifier.
한편, 반도체 레이저 다이오드(121)에서는 비선형 특성으로 인하여, VCO(140)에서 제공하는 기준 클럭 주파수(f c )에서 검출하려는 입력 신호 변조 주파수(f s )로 에너지가 이동하기 때문에 입력 신호 변조 주파수(f s )의 광 출력이 증가하는 매개 증폭 현상이 발생하게 된다. 이러한 매개 증폭 현상은 입력되는 두 신호의 주파수가 대략 2배의 차이가 날 때 그 효율이 최대가 될 뿐만 아니라 두 신호의 위상차에도 민감하게 효율이 변화한다. 따라서, 본 발명에서는 매개 증폭 효율의 위상 의존성을 이용하여 위상 검출기로 사용한다.On the other hand, in the semiconductor laser diode 121, due to the nonlinear characteristic, energy moves to the input signal modulation frequency f s to be detected at the reference clock frequency f c provided by the VCO 140. The parasitic amplification phenomenon occurs in which the light output of f s ) is increased. The parametric amplification phenomenon is not only maximized when the frequency of the two signals input is approximately two times different, but also the efficiency changes sensitively to the phase difference between the two signals. Therefore, in the present invention, the phase dependency of the parametric amplification efficiency is used as the phase detector.
다음에, 두 입력 신호의 위상에 따라 결정되는 광 출력은 광 검출 블록(123)을 통해 전기적인 신호로 변환되며, 이와같이 변환된 광 출력의 전기적인 신호는 다음단의 대역 통과 필터(125)로 제공된다. Next, the light output determined according to the phases of the two input signals is converted into an electrical signal through the light detection block 123, and the electrical signal of the converted light output is transferred to the next band pass filter 125. Is provided.
이어서, 대역 통과 필터(125)에서는 광 검출기(123)로부터 제공되는 전기적인 신호에서 VCO(140)의 클럭 주파수 성분(f c )을 필터링으로 제거하고 주파수 성분(f s )만을 통과시켜 다음단의 첨두 검출 블록(127)으로 제공한다. 또한, 첨두 검 출 블록(127)에서는 필터링된 주파수 성분(f s )에서 첨두치를 검출하여 저역 통과 필터(130)로 전달한다.Subsequently, in the band pass filter 125, the clock frequency component f c of the VCO 140 is filtered out of the electrical signal provided from the photo detector 123, and only the frequency component f s is passed to pass the next stage. To the peak detection block 127. In addition, the peak detection block 127 detects a peak value from the filtered frequency component f s and transmits the peak value to the low pass filter 130.
한편, 저역 통과 필터링 블록(130)에서는 첨두 검출 블록(127)으로부터 제공되는 첨두치에 대해 저역 통과 필터링을 수행하는 데, 여기에서 검출된 첨두치를 저역 통과 필터링하는 것은 잡음을 포함한 급격한 신호의 변화에 PLL 회로가 덜 민감하게 반응하도록 하기 위해서이다. Meanwhile, the low pass filtering block 130 performs low pass filtering on the peak provided from the peak detection block 127. The low pass filtering of the detected peak value is performed by a sudden change in the signal including noise. To make the PLL circuit less sensitive.
따라서, 검출된 입력 신호와 기준 클럭과의 위상차에 의한 위성 정보는 상기한 바와같은 과정을 통해 전압 신호로 변환되어 전압 제어 발진기(140)로 제공되므로써, 전압 제어 발진기(140)에서 출력되는 기준 클럭 변조 주파수(f c )를 조정하게 된다.Therefore, the satellite information based on the phase difference between the detected input signal and the reference clock is converted into a voltage signal through the above-described process and provided to the voltage controlled oscillator 140, thereby outputting the reference clock output from the voltage controlled oscillator 140. The modulation frequency f c is adjusted.
즉, 전압 제어 발진기(140)는 저역 통과 필터(130)로부터 제공되는 필터링된 전압 신호에 의거하여 증감되는 기준 클럭 변조 주파수(f c )를 발생하고, 이 발생된 기준 클럭 변조 주파수(f c )를 기준 클럭과 발진기 출력의 위상차 제어를 위해 합파기(110)의 타측 입력으로 제공한다.That is, the voltage-controlled oscillator 140 is a low pass filter 130 on the basis of the filtered voltage signal based on the clock modulation frequency which is increased or decreased (f c) occurs, and the generated reference clock modulation frequency provided from (f c) Is provided to the other input of the combiner 110 to control the phase difference between the reference clock and the oscillator output.
예를들어, 클럭을 추출하고자하는 입력 신호의 변조 주파수(f s )가 약간 증가하여 위상이 증가하면 입력 신호 변조 주파수(f s )에서의 반도체 레이저 다이오드(121)의 광 출력이 증가하고, 그 결과 광 검출 블록(123)과 첨두 검출 블록(127)의 전압이 증가하게 된다. 따라서, 전압 제어 발진기(140)에서 출력되는 기 준 클럭 변조 주파수(f c )가 증가하게 된다. 또한, 입력 신호 변조 주파수(f s )가 감소할 때는 상기와는 반대로 전압 제어 발진기(140)에서 출력되는 기준 클럭 변조 주파수(f c )가 감소하게 된다.For example, if the modulation frequency f s of the input signal from which the clock is to be extracted is slightly increased and the phase is increased, the light output of the semiconductor laser diode 121 at the input signal modulation frequency f s increases. As a result, the voltages of the light detection block 123 and the peak detection block 127 are increased. Therefore, the reference clock modulation frequency f c output from the voltage controlled oscillator 140 is increased. In addition, when the input signal modulation frequency f s decreases, the reference clock modulation frequency f c output from the voltage controlled oscillator 140 is reduced in contrast to the above.
한편, 본 발명에 따른 클럭 추출 회로에 채용되는 반도체 레이저 다이오드(121)에서 클럭을 추출하려는 입력 신호(i s )와 기준 클럭(i c )과의 위상차에 따른 매개 증폭의 효율 변화가 도 2에 도시되어 있다.Meanwhile, a change in the efficiency of parametric amplification according to the phase difference between the input signal (i s ) and the reference clock (i c ) to extract the clock from the semiconductor laser diode 121 employed in the clock extraction circuit according to the present invention is shown in FIG. 2. Is shown.
도 2를 참조하면, 고정된 주파수(f c )의 기준 클럭에 대하여 입력 신호(i s )의 위상이 0 - 2π 변화할 때, 주파수(f s )에서의 출력 신호와 입력 신호의 비를 의미하는 매개 이득의 변화를 보여주고 있다. 따라서, 도 2를 참조하면, 두 변조 전류 사이의 위상이 정합되면 매개 이득이 증가하지만 부정합되면 매개 이득이 감소하고 오히려 음수가 될 때가 있음을 보여준다. 따라서, 신호 주파수(f s )가 클럭 주파수(f c )의 1/2이 되므로, 신호 전류의 위상을 0 - 2π 변화시킬 때 매개 이득이 최대가 되는 위상이 두 번 발생함을 알 수 있다.Referring to FIG. 2, the ratio of the output signal to the input signal at the frequency f s when the phase of the input signal i s changes from 0 to 2π with respect to the reference clock at a fixed frequency f c . The median gain is shown. Thus, referring to FIG. 2, it is shown that when the phase between two modulation currents is matched, the median gain increases, but when it is mismatched, the median gain decreases and rather becomes negative. Therefore, since the signal frequency f s is 1/2 of the clock frequency f c , it can be seen that the phase at which the median gain is maximized twice occurs when the phase of the signal current is changed from 0 to 2π.
이상 설명한 바와같이 본 발명에 따르면, 대단히 고가인 반도체 레이저 증폭기를 사용하는 전술한 종래 방법과는 달리, 상대적으로 저가인 반도체 레이저 다이오드를 채용하고, 두 개의 고주파 신호를 반도체 레이저 다이오드에 인가할 때 발생하는 매개 증폭 현상의 위상 의존성을 이용하여 두 신호의 위상차를 검출하며, 이를 이용하여 위상 동기 루프(PLL)을 구성함으로써, 고주파 신호에 대한 고속의 신호 처리를 실현하면서도 저렴한 비용으로 제조 가능한 클럭 추출 회로를 제공할 수 있다. As described above, according to the present invention, unlike the conventional method described above using a very expensive semiconductor laser amplifier, a relatively low cost semiconductor laser diode is employed and is generated when two high frequency signals are applied to the semiconductor laser diode. Detects the phase difference between the two signals by using the phase dependency of the parametric amplification By constructing a phase locked loop (PLL) using this, it is possible to provide a clock extraction circuit that can be manufactured at low cost while realizing high-speed signal processing for a high frequency signal.
도 1은 본 발명의 바람직한 실시예에 따른 반도체 레이저 다이오드를 이용한 클럭 추출 회로의 블록구성도, 1 is a block diagram of a clock extraction circuit using a semiconductor laser diode according to an embodiment of the present invention;
도 2는 입력 신호와 기준 클럭간의 위상 변화에 따른 반도체 레이저 다이오드에서의 매개 이득 변화도. Fig. 2 is a diagram showing the variation of the median gain in the semiconductor laser diode according to the phase change between the input signal and the reference clock.
＜도면의 주요부분에 대한 부호의 설명＞ <Description of the code | symbol about the principal part of drawing>
110 : 합파기 120 : 위상 검출기 110: combiner 120: phase detector
121 : 반도체 레이저 다이오드(LD) 123 : 광 검출 블록(PD) 121: semiconductor laser diode (LD) 123: light detection block (PD)
125 : 대역 통과 필터(BPF) 127 : 첨두 검출 블록 125: band pass filter (BPF) 127: peak detection block
130 : 저역 통과 필터(LPF) 140 : 전압 제어 발진기(VCO) 130 low pass filter (LPF) 140 voltage controlled oscillator (VCO)
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1999
- 1999-12-07 KR KR10-1999-0055311A patent/KR100470871B1/en not_active IP Right Cessation
Patent Citations (5)
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Also Published As
| Publication number | Publication date |
|---|---|
| KR20010054481A (en) | 2001-07-02 |
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