KR102391690B1

KR102391690B1 - Low power fsk demodulator based on injection-locking ring oscillator and operating method thereof

Info

Publication number: KR102391690B1
Application number: KR1020200145128A
Authority: KR
Inventors: 이정협; 홍순영
Original assignee: 재단법인대구경북과학기술원
Priority date: 2020-11-03
Filing date: 2020-11-03
Publication date: 2022-04-28

Abstract

The present invention relates to implementing a low-power FSK demodulation device that is simple in structure, is low-cost, uses an injection-locking ring oscillator (ILRO), and does not require a phase-locked loop configuration and a circuit configuration for data demodulation. The ILRO-based low-power FSK demodulation device according to an embodiment of the present invention includes: an ILRO generating a phase change of an output signal relative to an input signal depending on the presence or absence of an injection lock signal based on a pulse width-controlled intermediate frequency signal and outputting signals in which the generated phase change is reflected by stage; and a time digital converter sampling one of the signals and restoring data based on the phase change.

Description

LOW POWER FSK DEMODULATOR BASED ON INJECTION-LOCKING RING OSCILLATOR AND OPERATING METHOD THEREOF

본 발명은 저전력으로 동작하고, 저비용의 무선통신으로 응용이 가능한 FSK 복조 장치의 기술적 사상에 관한 것으로, 주입 동기 링 발진기(injection-locking ring oscillator, ILRO)를 이용하여 위상 고정 루프 구성 및 데이터 복조를 위한 회로의 구성 없이 간단한 구조 및 저비용 저전력으로 동작되는 저전력 FSK 복조 장치를 구현하는 기술이다.The present invention relates to a technical idea of an FSK demodulation device that operates with low power and can be applied to low-cost wireless communication, and uses an injection-locking ring oscillator (ILRO) to configure a phase-locked loop and demodulate data. It is a technology to implement a low-power FSK demodulation device that operates with a simple structure and low-cost and low power without a circuit configuration.

FSK(frequency shift keying) 최근 단거리 및 멀티 채널 애플리케이션에 광범위하게 사용되는 변조 방식을 지칭한다.Frequency shift keying (FSK) refers to a modulation scheme widely used in recent short-range and multi-channel applications.

따라서, FSK 용 송수신기에 대한 연구가 활발히 진행되고 있고, FSK 무선 통신 시스템의 송신기는 일정한 엔벨로프(envelope) 특성으로 인해 스펙트럼 재성장으로 인한 데이터 손상이 없고 에너지 효율적인 비선형 전력 증폭기의 사용이 가능하다는 장점이 있다.Therefore, research on the transceiver for FSK is being actively conducted, and the transmitter of the FSK wireless communication system has the advantage that there is no data damage due to spectrum regrowth due to a certain envelope characteristic and it is possible to use an energy-efficient nonlinear power amplifier. .

수신단에서는 FSK 변조 방식이 다른 변조 방식보다 간섭 신호에 덜 취약하기 때문에 수신감도가 높은 장점이 있지만 주파수 검출을 위해 사용되는 회로의 구조가 복잡하고 이로 인해 전력소모가 증가하여 저전력, 저비용 무선 통신에서는 사용이 용이하지 않다.At the receiving end, the FSK modulation method has the advantage of high reception sensitivity because it is less susceptible to interference signals than other modulation methods. This is not easy.

저전력, 저비용의 통신시스템 구현을 위해서 변조 방식의 선택과 더불어 중요한 것은 수신기의 구조를 선정하는 것이다.In order to implement a low-power, low-cost communication system, it is important to select the structure of the receiver along with the selection of the modulation method.

기존의 헤테로다인 방식은 요구되는 필터들이 많고 다른 소자들과 집적화가 어려워 저전력 및 저비용 구현이 어려웠다.The conventional heterodyne method has many required filters and is difficult to integrate with other devices, making it difficult to implement low power and low cost.

이러한 문제점을 해결하기 위하여 구조가 간단하고 필터 등 부피가 큰 소자가 요구되지 않는 Zero-IF 방식 또는 Low-IF 방식이 선호되고 있다.In order to solve this problem, the Zero-IF method or the Low-IF method is preferred because it has a simple structure and does not require bulky devices such as filters.

이 중 Low-IF 방식은 플리커 노이즈, DC Offset 및 국부 전력누설(LO Leakage)에 시스템 성능이 취약한 Zero-IF의 단점을 개선하는 방식으로, Low-IF 방식은 Zero-IF 방식의 단점을 손쉽게 제거할 수 있는 장점이 있어 널리 사용되지만 Zero-IF 방식과 비교하여 복조기가 높은 주파수에서 동작하기 때문에 전력 효율이 낮은 단점이 있다.Among them, the Low-IF method is a method to improve the shortcomings of Zero-IF, which is weak in system performance to flicker noise, DC Offset, and local power leakage (LO Leakage), and the Low-IF method easily removes the disadvantages of the Zero-IF method. It is widely used because it has the advantage of being able to do it, but compared to the Zero-IF method, since the demodulator operates at a higher frequency, it has the disadvantage of low power efficiency.

최근 복잡도와 소모 전력을 줄이기 위해 보고된 Low-IF 용 FSK 복조기의 종류에는 지연 선 판별기, 제로-크로싱 검출, 위상 영역 아날로그-디지털 변환기, FM 분별기 기반의 구조가 존재한다.Recently reported types of FSK demodulators for low-IF to reduce complexity and power consumption include delay line discriminator, zero-crossing detection, phase domain analog-to-digital converter, and FM classifier-based structures.

지연 선 판별기의 복조기는 기준 주파수에 동기를 맞추는 VCDL(voltage-controlled delay line　)과 복조를 진행하는 Replica VCDL의 두가지 경로를 사용하게 되므로 복잡도가 높고 200 ㎼의 전력을 소모한다.Since the demodulator of the delay line discriminator uses two paths: a voltage-controlled delay line (VCDL) that synchronizes with the reference frequency and a replica VCDL that performs demodulation, it has high complexity and consumes 200 ㎼ power.

제로-크로싱 검출의 구조에서는 270 ㎼의 Sallen-Key 필터와 180 ㎼의 미분기의 사용으로 저전력 동작에는 한계가 있다.In the structure of zero-crossing detection, there is a limit to low-power operation by using a Sallen-Key filter of 270 ㎼ and a differentiator of 180 ㎼.

위상 영역 아날로그-디지털 변환기의 위상 영역 아날로그 디지털 변환기 기반의 복조기는 필연적으로 여러 저항 또는 전류 미러와 비교기가 필요하여 전력소모를 낮추기가 어렵다.Phase-domain analog-to-digital converter phase-domain analog-to-digital converter-based demodulators inevitably require multiple resistors or current mirrors and comparators, making it difficult to reduce power consumption.

FM 분별기의 구조는 32MHz의 높은 샘플링 클럭(Sampling Clock)의 사용으로 인해 여전히 높은 170 ㎼ 전력을 소모한다.The structure of the FM classifier still consumes high 170 ㎼ power due to the use of a high sampling clock of 32 MHz.

또한, 종래의 FSK 복조 장치 및 복조 방법은 위상 고정 루프(PLL)을 이용하는데, 종래의 위상고정루프는 새로운 입력신호 주파수를 추적하고 고정되도록 변화하기 때문에 FSK 스트림의 각 심벌에 대하여 입력신호 주파수를 직접 비교한다.In addition, the conventional FSK demodulation apparatus and demodulation method use a phase-locked loop (PLL). Since the conventional phase-locked loop tracks a new input signal frequency and changes to be fixed, the input signal frequency is determined for each symbol of the FSK stream. Compare directly.

또한, 종래의 위상 고정 루프 기반의 FSK 복조 장치는 저전력 저비용의 무선통신 용 수신기로의 적용은 적합하지 않고, 위상 고정 루프는 전력소모도가 높으며, 수신기에서 복잡도의 증가로 저비용의 수신기 설계가 어려운 문제가 존재한다.In addition, the conventional phase-locked loop-based FSK demodulation device is not suitable for application to a low-power, low-cost wireless communication receiver, the phase-locked loop has high power consumption, and it is difficult to design a low-cost receiver due to an increase in complexity in the receiver. The problem exists.

따라서, 위에 언급된 복조기들의 구조는 여전히 복잡하고, 배터리와 같이 한정된 에너지자원을 사용하는 무선 통신에서는 사용이 어렵다는 문제점이 존재한다고 볼 수 있다.Therefore, it can be seen that the structure of the above-mentioned demodulators is still complicated, and there is a problem that it is difficult to use in wireless communication using a limited energy resource such as a battery.

일본등록특허 제5809876호, "저속 직접 변환 방식 fsk 무선 주파수 신호 수신기"Japanese Patent No. 5809876, "Low-speed direct conversion fsk radio frequency signal receiver" 한국등록특허 제10-1633029호, "제로크로싱복조를 이용한 ｆｓｋ수신기 및 이의 제어방법"Korean Patent Registration No. 10-1633029, "A receiver using zero-crossing demodulation and its control method" 일본공개특허 제2011-045127호, "변조 회로 및 복조 회로"Japanese Patent Laid-Open No. 2011-045127, "Modulation circuit and demodulation circuit"

본 발명은 주입 동기 링 발진기(injection-locking ring oscillator, ILRO)를 이용하여 위상 고정 루프 구성 및 데이터 복조를 위한 회로의 구성 없이 간단한 구조 및 저비용 저전력으로 동작되는 저전력 FSK 복조 장치 및 방법을 제공하는 것을 목적으로 한다.The present invention uses an injection-locking ring oscillator (ILRO) to provide a low-power FSK demodulation apparatus and method that operate with a simple structure and low-cost and low power without a phase-locked loop configuration and a circuit for data demodulation. The purpose.

본 발명은 낮은 중간 주파수(intermediate frequency, IF)를 이용하는 GFSK(Gaussian frequency shift keying) 수신기를 위한 초 저전력 및 저 비용 FSK 복조 장치를 제공하는 것을 목적으로 한다.An object of the present invention is to provide an ultra-low power and low-cost FSK demodulation apparatus for a Gaussian frequency shift keying (GFSK) receiver using a low intermediate frequency (IF).

본 발명은 주입 동기 링 발진기의 입력신호가 없는 자유 발진(free running) 신호의 주파수 보다 낮은 주파수 혹은 높은 주파수 신호가 입력되면 입력신호 대비 출력신호의 위상이 앞섬과 뒤짐 현상이 발생시켜 주입 동기 링 발진기의 입력신호 대비 출력신호의 위상의 앞섬 또는 뒤짐 현상을 판단하여 "1" 과 "0"을 복원하는 저전력 FSK 복조 장치 및 방법을 제공하는 것을 목적으로 한다.In the present invention, when a frequency lower or higher than the frequency of a free running signal without an input signal of the injection-locked ring oscillator is input, the phase of the output signal with respect to the input signal leads and lags, so that the injection-locked ring oscillator An object of the present invention is to provide a low-power FSK demodulation apparatus and method for recovering "1" and "0" by determining the leading or lagging phenomenon of the phase of the output signal compared to the input signal.

본 발명의 일실시예에 따른 주입 동기 링 발진기 기반의 저전력 FSK 복조 장치는 펄스 폭이 제어된 중간 주파수 신호에 기반한 주입 잠금 신호의 여부에 따라 입력신호 대비 출력신호의 위상 변화를 생성하고, 상기 생성된 위상 변화가 스테이지별로 반영된 복수의 신호를 출력하는 주입 동기 링 발진기 및 상기 복수의 신호 중 어느 하나의 신호를 샘플링하고, 상기 위상 변화에 기반하여 데이터를 복원하는 시간 디지털 변환기를 포함할 수 있다.An injection-locked ring oscillator-based low-power FSK demodulation apparatus according to an embodiment of the present invention generates a phase change of an input signal versus an output signal according to whether an injection lock signal based on an intermediate frequency signal with a pulse width is controlled, and the generation It may include an injection-locked ring oscillator that outputs a plurality of signals in which the phase change is reflected for each stage, and a time digital converter that samples any one of the plurality of signals and restores data based on the phase change.

상기 주입 동기 링 발진기는 상기 주입 잠금 입력 신호가 없는 자유 발진 신호의 주파수 보다 낮은 주파수 또는 높은 주파수를 갖는 상기 주입 잠금 입력 신호가 인가될 경우, 상기 입력신호 대비 출력신호의 위상이 앞섬 또는 뒤짐 현상을 포함하는 상기 위상 변화를 생성할 수 있다.The injection-locked ring oscillator prevents the phase of the output signal from leading or lagging when the injection-locked input signal having a frequency lower or higher than the frequency of the free oscillation signal without the injection-locking input signal is applied. It is possible to generate the phase change including.

상기 주입 동기 링 발진기는 상기 주입 잠금 입력 신호의 하이 상태가 상기 자유 발진 신호의 상승 엣지가 겹치는 경우, 상기 주입 잠금 입력 신호와 상기 자유 발진 신호의 하이 상태가 겹치는 시간만큼 상기 출력신호의 위상을 지연할 수 있다.The injection-locked ring oscillator delays the phase of the output signal by a time when the high state of the injection-locked input signal overlaps the rising edge of the free oscillation signal, the injection-locked input signal and the high state of the free oscillation signal overlap. can do.

상기 주입 동기 링 발진기는 상기 주입 잠금 입력 신호의 하이 상태와 상기 자유 발진 신호의 하강 엣지가 겹치는 경우, 상기 주입 잠금 입력 신호와 상기 자유 발진 신호의 하강 엣지가 겹치는 시간만큼 상기 출력신호의 위상을 당길 수 있다.The injection-locked ring oscillator is configured to, when the high state of the injection lock input signal and the falling edge of the free oscillation signal overlap, pull the phase of the output signal by the amount of time the falling edge of the injection lock input signal and the free oscillation signal overlap. can

상기 주입 동기 링 발진기는 상기 주입 잠금 입력 신호의 하이 상태와 상기 자유 발진 신호의 하이 상태가 겹치는 경우, 상기 주입 잠금 입력 신호와 상기 자유 발진 신호의 하이 상태가 겹치는 시간만큼 상기 출력신호의 위상을 지연할 수 있다.The injection-locked ring oscillator delays the phase of the output signal by a time when the high state of the injection-locked input signal and the high-state of the free oscillation signal overlap, the injection-locked input signal and the high state of the free oscillation signal overlap each other. can do.

상기 주입 동기 링 발진기는 상기 주입 잠금 입력 신호의 하이 상태와 상기 자유 발진 신호의 하이 상태가 중복되지 않을 경우, 상기 자유 발진 신호의 위상으로 상기 출력신호의 위상을 유지할 수 있다.The injection-locked ring oscillator may maintain the phase of the output signal with the phase of the free oscillation signal when the high state of the injection lock input signal does not overlap with the high state of the free oscillation signal.

상기 주입 동기 링 발진기는 상기 주입 잠금 입력 신호가 없는 자유 발진 신호의 주파수 보다 낮은 주파수 또는 높은 주파수를 갖는 상기 주입 잠금 입력 신호가 인가될 경우, 상기 생성된 위상 변화에 스테이지 별로 π/N±θ를 추가하여 상기 π/N±θ 만큼의 위상 차이를 갖는 상기 복수의 신호를 출력할 수 있다.The injection-locked ring oscillator applies π/N±θ to the generated phase change for each stage when the injection lock input signal having a frequency lower or higher than the frequency of the free oscillation signal without the injection lock input signal is applied. In addition, the plurality of signals having a phase difference of as much as π/N±θ may be output.

상기 주입 동기 링 발진기는 상기 자유 발진 신호의 주파수로 출력할 경우, 스테이지 별로 π/N만큼의 위상 지연을 갖는 복수의 신호를 출력할 수 있다.When outputting the injection-locked ring oscillator at the frequency of the free oscillation signal, it may output a plurality of signals having a phase delay of π/N for each stage.

상기 주입 동기 링 발진기는 복수의 딜레이 셀을 포함하고, 상기 포함된 복수의 딜레이 셀의 수와 관련된 상기 스테이지 별로 복수의 신호를 출력할 수 있다.The injection-locked ring oscillator may include a plurality of delay cells, and may output a plurality of signals for each stage related to the number of the included plurality of delay cells.

상기 시간 디지털 변환기는 상기 샘플링된 신호와 관련된 딜레이 셀이 상기 복수의 딜레이 셀 중 짝수 번째 딜레이 셀의 경우, 상기 주입 잠금 신호의 샘플링 엣지와 상기 짝수번째 딜레이 셀 중 k 번째 딜레이 셀 출력의 상승 엣지 사이의 총 위상 차이를 kπ와 비교하여 상기 데이터를 로우 상태 또는 하이 상태로 복원할 수 있다.The time-to-digital converter is configured to: between a sampling edge of the injection lock signal and a rising edge of the output of the k-th delay cell of the even-numbered delay cell, when the delay cell related to the sampled signal is an even-numbered delay cell among the plurality of delay cells The data may be restored to a low state or a high state by comparing the total phase difference of π with kπ.

상기 시간 디지털 변환기는 상기 샘플링된 신호와 관련된 딜레이 셀이 상기 복수의 딜레이 셀 중 홀수 번째 딜레이 셀의 경우, 상기 주입 잠금 신호의 샘플링 엣지와 상기 홀수번째 딜레이 셀 중 k 번째 딜레이 셀 출력의 상승 엣지 사이의 총 위상 차이를 kπ와 비교하여 상기 데이터를 로우 상태 또는 하이 상태로 복원할 수 있다.The time-to-digital converter is configured to: between a sampling edge of the injection lock signal and a rising edge of the output of the k-th delay cell output of the odd-numbered delay cell, when the delay cell related to the sampled signal is an odd-numbered delay cell among the plurality of delay cells The data may be restored to a low state or a high state by comparing the total phase difference of π with kπ.

본 발명의 일실시예에 따르면 저전력 FSK 복조 장치는 하향 변환된 중간 주파수 신호의 크기를 변환하는 리미터 및 상기 크기 변환된 중간 주파수 신호의 펄스 폭을 제어하는 펄스 폭 제어기를 더 포함할 수 있다.According to an embodiment of the present invention, the low-power FSK demodulation apparatus may further include a limiter for converting the magnitude of the down-converted intermediate frequency signal and a pulse width controller for controlling the pulse width of the magnitude-converted intermediate frequency signal.

본 발명의 일실시예에 따르면 주입 동기 링 발진기 기반의 저전력 FSK 복조 방법은 주입 동기 링 발진기에서, 펄스 폭이 제어된 중간 주파수 신호에 기반한 주입 잠금 신호의 여부에 따라 입력신호 대비 출력신호의 위상 변화를 생성하고, 상기 생성된 위상 변화가 스테이지별로 반영된 복수의 신호를 출력하는 단계 및 시간 디지털 변환기에서, 상기 복수의 신호 중 어느 하나의 신호를 샘플링하고, 상기 위상 변화에 기반하여 데이터를 복원하는 단계를 포함할 수 있다.According to an embodiment of the present invention, in the low-power FSK demodulation method based on the injection-locked ring oscillator, in the injection-locked ring oscillator, the phase change of the output signal compared to the input signal according to the presence or absence of an injection lock signal based on an intermediate frequency signal with a controlled pulse width generating and outputting a plurality of signals in which the generated phase change is reflected for each stage, and sampling any one of the plurality of signals in a time digital converter, and restoring data based on the phase change may include

상기 펄스 폭이 제어된 중간 주파수 신호에 기반한 주입 잠금 신호의 여부에 따라 입력신호 대비 출력신호의 위상 변화를 생성하는 단계는, 상기 주입 잠금 입력 신호가 없는 자유 발진 신호의 주파수 보다 낮은 주파수 또는 높은 주파수를 갖는 상기 주입 잠금 입력 신호가 인가될 경우, 상기 입력신호 대비 출력신호의 위상이 앞섬 또는 뒤짐 현상을 포함하는 상기 위상 변화를 생성하는 단계를 포함할 수 있다.The generating of a phase change of an input signal versus an output signal according to whether an injection lock signal based on the intermediate frequency signal with the pulse width is controlled may include a frequency lower or higher than a frequency of a free oscillation signal without the injection lock input signal. When the injection lock input signal having

상기 복수의 신호 중 어느 하나의 신호를 샘플링하고, 상기 위상 변화에 기반하여 데이터를 복원하는 단계는 상기 샘플링된 신호와 관련된 딜레이 셀이 상기 주입 동기 링 발진기에 포함된 복수의 딜레이 셀 중 짝수 번째 딜레이 셀의 경우, 상기 주입 잠금 신호의 샘플링 엣지와 상기 짝수번째 딜레이 셀 중 k 번째 딜레이 셀 출력의 상승 엣지 사이의 총 위상 차이를 kπ와 비교하여 상기 데이터를 로우 상태 또는 하이 상태로 복원하는 단계를 포함할 수 있다.In the step of sampling any one of the plurality of signals and restoring data based on the phase change, a delay cell related to the sampled signal is an even-numbered delay cell among a plurality of delay cells included in the injection-locked ring oscillator. In the case of a cell, comparing the total phase difference between the sampling edge of the injection lock signal and the rising edge of the output of the k-th delay cell among the even-numbered delay cells with kπ to restore the data to a low state or a high state can do.

상기 복수의 신호 중 어느 하나의 신호를 샘플링하고, 상기 위상 변화에 기반하여 데이터를 복원하는 단계는 상기 샘플링된 신호와 관련된 딜레이 셀이 상기 복수의 딜레이 셀 중 홀수 번째 딜레이 셀의 경우, 상기 주입 잠금 신호의 샘플링 엣지와 상기 홀수번째 딜레이 셀 중 k 번째 딜레이 셀 출력의 상승 엣지 사이의 총 위상 차이를 kπ와 비교하여 상기 데이터를 로우 상태 또는 하이 상태로 복원하는 단계를 포함할 수 있다.The step of sampling any one of the plurality of signals and restoring data based on the phase change may include, in the case where the delay cell related to the sampled signal is an odd-numbered delay cell among the plurality of delay cells, the injection lock and comparing the total phase difference between the sampling edge of the signal and the rising edge of the output of the k-th delay cell among the odd-numbered delay cells with kπ to restore the data to a low state or a high state.

본 발명은 주입 동기 링 발진기(injection-locking ring oscillator, ILRO)를 이용하여 위상 고정 루프 구성 및 데이터 복조를 위한 회로의 구성 없이 간단한 구조 및 저비용 저전력으로 동작되는 저전력 FSK 복조 장치 및 방법을 제공할 수 있다.The present invention can provide a low-power FSK demodulation apparatus and method using an injection-locking ring oscillator (ILRO), which is operated with a simple structure and low power without a phase-locked loop configuration and a circuit for data demodulation. there is.

본 발명은 낮은 중간 주파수(intermediate frequency, IF)를 이용하는 GFSK(Gaussian frequency shift keying) 수신기를 위한 초 저전력 및 저 비용 FSK 복조 장치를 제공할 수 있다.The present invention can provide an ultra-low power and low-cost FSK demodulation apparatus for a Gaussian frequency shift keying (GFSK) receiver using a low intermediate frequency (IF).

본 발명은 주입 동기 링 발진기의 입력신호가 없는 자유 발진(free running) 신호의 주파수 보다 낮은 주파수 혹은 높은 주파수 신호가 입력되면 입력신호 대비 출력신호의 위상이 앞섬과 뒤짐 현상이 발생시켜 주입 동기 링 발진기의 입력신호 대비 출력신호의 위상의 앞섬 또는 뒤짐 현상을 판단하여 "1" 과 "0"을 복원하는 저전력 FSK 복조 장치 및 방법을 제공할 수 있다.In the present invention, when a frequency lower or higher than the frequency of a free running signal without an input signal of the injection-locked ring oscillator is input, the phase of the output signal with respect to the input signal leads and lags, so that the injection-locked ring oscillator It is possible to provide a low-power FSK demodulation apparatus and method for recovering "1" and "0" by determining the leading or lagging phenomenon of the phase of the output signal compared to the input signal.

도 1a는 본 발명의 일실시예에 따른 저전력 FSK 복조 장치를 설명하는 도면이다.
도 1b는 본 발명의 일실시예에 따른 저전력 FSK 복조 장치 내 전달되는 신호를 설명하는 도면이다.
도 2a는 본 발명의 일실시예에 따른 주입 동기 링 발진기의 회로를 설명하는 도면이다.
도 2b는 본 발명의 일실시예에 따른 펄스 폭 제어기 회로를 설명하는 도면이다.
도 3a 및 도 3b는 본 발명의 일실시예에 따른 주입 동기 링 발진기에서의 주파수 응답을 설명하는 도면이다.
도 4a 내지 도 4d는 본 발명의 일실시예에 따른 주입 동기 링 발진기의 동작 시나리오를 설명하는 도면이다.
도 5a 내지 도 5c는 본 발명의 일실시예에 따른 주입 신호와 자유 발진 신호의 관계에 기반한 자유 발진 상태에서 잠금 상태로의 전환되는 과정을 설명하는 도면이다.
도 6a 및 도 6b는 본 발명의 일실시예에 따른 입력 주파수와 자유 발진 주파수의 관계에 기반한 샘플링 엣지와 위상 관계를 설명하는 도면이다.
도 7a 및 도 7b는 본 발명의 일실시예에 따른 저전력 FSK 복조 장치의 시뮬레이션 결과를 설명하는 도면이다.
도 8은 본 발명의 일실시예에 따른 저전력 FSK 복조 장치의 입출력 파형을 설명하는 도면이다.1A is a diagram illustrating a low-power FSK demodulation apparatus according to an embodiment of the present invention.
1B is a diagram for explaining a signal transmitted in a low-power FSK demodulation apparatus according to an embodiment of the present invention.
2A is a diagram illustrating a circuit of an injection-locked ring oscillator according to an embodiment of the present invention.
2B is a diagram illustrating a pulse width controller circuit according to an embodiment of the present invention.
3A and 3B are diagrams illustrating a frequency response in an injection-locked ring oscillator according to an embodiment of the present invention.
4A to 4D are diagrams for explaining an operation scenario of an injection-locked ring oscillator according to an embodiment of the present invention.
5A to 5C are diagrams for explaining a process of switching from a free oscillation state to a locked state based on a relationship between an injection signal and a free oscillation signal according to an embodiment of the present invention.
6A and 6B are diagrams illustrating a sampling edge and a phase relationship based on a relationship between an input frequency and a free oscillation frequency according to an embodiment of the present invention.
7A and 7B are diagrams for explaining simulation results of a low-power FSK demodulation apparatus according to an embodiment of the present invention.
8 is a diagram illustrating input/output waveforms of a low-power FSK demodulation apparatus according to an embodiment of the present invention.

본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시예들에 대해서 특정한 구조적 또는 기능적 설명들은 단지 본 발명의 개념에 따른 실시예들을 설명하기 위한 목적으로 예시된 것으로서, 본 발명의 개념에 따른 실시예들은 다양한 형태로 실시될 수 있으며 본 명세서에 설명된 실시예들에 한정되지 않는다.Specific structural or functional descriptions of the embodiments according to the concept of the present invention disclosed herein are only exemplified for the purpose of explaining the embodiments according to the concept of the present invention, and the embodiment according to the concept of the present invention These may be embodied in various forms and are not limited to the embodiments described herein.

본 발명의 개념에 따른 실시예들은 다양한 변경들을 가할 수 있고 여러 가지 형태들을 가질 수 있으므로 실시예들을 도면에 예시하고 본 명세서에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시예들을 특정한 개시형태들에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 변경, 균등물, 또는 대체물을 포함한다.Since the embodiments according to the concept of the present invention may have various changes and may have various forms, the embodiments will be illustrated in the drawings and described in detail herein. However, this is not intended to limit the embodiments according to the concept of the present invention to specific disclosed forms, and includes changes, equivalents, or substitutes included in the spirit and scope of the present invention.

제1 또는 제2 등의 용어를 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만, 예를 들어 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.Terms such as first or second may be used to describe various elements, but the elements should not be limited by the terms. The above terms are used only for the purpose of distinguishing one component from other components, for example, without departing from the scope of rights according to the concept of the present invention, a first component may be named a second component, Similarly, the second component may also be referred to as the first component.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 표현들, 예를 들어 "~사이에"와 "바로~사이에" 또는 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.When an element is referred to as being “connected” or “connected” to another element, it is understood that it may be directly connected or connected to the other element, but other elements may exist in between. it should be On the other hand, when it is said that a certain element is "directly connected" or "directly connected" to another element, it should be understood that the other element does not exist in the middle. Expressions describing the relationship between elements, for example, “between” and “between” or “directly adjacent to”, etc. should be interpreted similarly.

본 명세서에서 사용한 용어는 단지 특정한 실시예들을 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 스테이지, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함으로 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 스테이지, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.The terminology used herein is used only to describe specific embodiments, and is not intended to limit the present invention. The singular expression includes the plural expression unless the context clearly dictates otherwise. In the present specification, terms such as "comprise" or "have" are intended to designate that the described feature, number, stage, operation, component, part, or combination thereof exists, and includes one or more other features or numbers, It should be understood that the possibility of the presence or addition of stages, operations, components, parts or combinations thereof is not precluded in advance.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.Unless defined otherwise, all terms used herein, including technical or scientific terms, have the same meaning as commonly understood by one of ordinary skill in the art to which this invention belongs. Terms such as those defined in a commonly used dictionary should be interpreted as having a meaning consistent with the meaning in the context of the related art, and should not be interpreted in an ideal or excessively formal meaning unless explicitly defined in the present specification. does not

이하, 실시예들을 첨부된 도면을 참조하여 상세하게 설명한다. 그러나, 특허출원의 범위가 이러한 실시예들에 의해 제한되거나 한정되는 것은 아니다. 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.Hereinafter, embodiments will be described in detail with reference to the accompanying drawings. However, the scope of the patent application is not limited or limited by these embodiments. Like reference numerals in each figure indicate like elements.

도 1a는 본 발명의 일실시예에 따른 저전력 FSK 복조 장치를 설명하는 도면이다.1A is a diagram illustrating a low-power FSK demodulation apparatus according to an embodiment of the present invention.

도 1a는 본 발명의 일실시예에 따른 저전력 FSK 복조 장치의 구성 요소를 예시한다.1A illustrates the components of a low-power FSK demodulation apparatus according to an embodiment of the present invention.

도 1a를 참고하면, 본 발명의 일실시예에 따른 저전력 FSK 복조 장치(100)는 리미터(110), 펄스 폭 제어기(120), 주입 동기 링 발진기(130) 및 시간 디지털 변환기(140)를 포함한다.Referring to FIG. 1A , a low-power FSK demodulation apparatus 100 according to an embodiment of the present invention includes a limiter 110 , a pulse width controller 120 , an injection-locked ring oscillator 130 , and a time digital converter 140 . do.

본 발명의 일실시예에 따른 저전력 FSK 복조 장치(100)는 LoW-IF 수신기에 적용될 수 있는데, LoW-IF 수신기는 무선 주파수 프론트 엔드는 먼저 무선 주파수 신호를 증폭한 뒤 중간 주파수로 하향 변환하고, 다상 필터를 이미지 제거를 위해 사용한다.The low-power FSK demodulation apparatus 100 according to an embodiment of the present invention can be applied to a LoW-IF receiver, in which the LoW-IF receiver first amplifies a radio frequency signal and then down-converts the radio frequency signal to an intermediate frequency; A polyphase filter is used for image removal.

또한, LoW-IF 수신기는 이미지가 제거된 중간 주파수 신호의 디지털 기저 대역 프로세서로 전송되기 전에 아날로그 또는 디지털 도메인에서 복조 과정을 수행하게 되는데, 복조 과정을 저전력 FSK 복조 장치(100)가 수행할 수 있다.In addition, the LoW-IF receiver performs a demodulation process in the analog or digital domain before the image is transmitted to the digital baseband processor of the intermediate frequency signal, and the low-power FSK demodulation apparatus 100 may perform the demodulation process. .

본 발명의 일실시예에 따르면 리미터(110)는 하향 변환된 중간 주파수 신호의 크기를 변환할 수 있다.According to an embodiment of the present invention, the limiter 110 may convert the size of the down-converted intermediate frequency signal.

일례로, 펄스 폭 제어기(120)는 크기 변환된 중간 주파수 신호의 펄스 폭을 제어하여 펄스 폭이 제어된 중간 주파수 신호를 주입 동기 링 발진기(130)로 전달 할 수 있다.For example, the pulse width controller 120 may control the pulse width of the amplitude-converted intermediate frequency signal to transmit the pulse width controlled intermediate frequency signal to the injection-locked ring oscillator 130 .

본 발명의 일실시예에 따르면 주입 동기 링 발진기(130)는 펄스 폭이 제어된 중간 주파수 신호에 기반한 주입 잠금 신호의 여부에 따라 입력신호 대비 출력신호의 위상 변화를 생성하고, 위상 변화가 스테이지별로 반영된 복수의 신호를 출력할 수 있다.According to an embodiment of the present invention, the injection-locked ring oscillator 130 generates a phase change of an input signal versus an output signal according to whether or not an injection lock signal is based on an intermediate frequency signal with a controlled pulse width, and the phase change is performed for each stage. A plurality of reflected signals can be output.

일례로, 주입 동기 링 발진기(130)는 주입 잠금 입력 신호가 없는 자유 발진 신호의 주파수 보다 낮은 주파수 또는 높은 주파수를 갖는 주입 잠금 입력 신호가 인가될 경우, 입력신호 대비 출력신호의 위상이 앞섬 또는 뒤짐 현상을 포함하는 위상 변화를 생성할 수 있다.For example, in the injection-locked ring oscillator 130 , when an injection lock input signal having a frequency lower or higher than the frequency of the free oscillation signal without the injection lock input signal is applied, the phase of the output signal leads or lags the input signal It is possible to create a phase change that includes a phenomenon.

본 발명의 일실시예에 따르면 주입 동기 링 발진기(130)는 주입 잠금 입력 신호의 하이 상태가 자유 발진 신호의 상승 엣지가 겹치는 경우, 주입 잠금 입력 신호와 자유 발진 신호의 하이 상태가 겹치는 시간만큼 출력신호의 위상을 지연할 수 있다.According to an embodiment of the present invention, when the high state of the injection lock input signal overlaps the rising edge of the free oscillation signal, the injection lock ring oscillator 130 outputs as much as the time the high state of the injection lock input signal and the free oscillation signal overlap. The phase of the signal can be delayed.

일례로, 주입 동기 링 발진기(130)는 주입 잠금 입력 신호의 하이 상태와 자유 발진 신호의 하강 엣지가 겹치는 경우, 주입 잠금 입력 신호와 자유 발진 신호의 하강 엣지가 겹치는 시간만큼 출력신호의 위상을 당길 수 있다.For example, when the high state of the injection lock input signal and the falling edge of the free oscillation signal overlap, the injection-locked ring oscillator 130 may pull the phase of the output signal by the amount of time the falling edge of the injection lock input signal and the free oscillation signal overlap. can

예를 들어, 자유 발진 신호는 주입 동기 링 발진기(130) 주입 잠금 신호가 입력되지 않을 경우, 자유 발진 주파수를 갖는 신호에 해당될 수 있다.For example, the free oscillation signal may correspond to a signal having a free oscillation frequency when the injection lock signal is not input to the injection-locked ring oscillator 130 .

본 발명의 일실시예에 따르면, 주입 동기 링 발진기(130)는 주입 잠금 입력 신호의 하이 상태와 자유 발진 신호의 하이 상태가 겹치는 경우, 주입 잠금 입력 신호와 자유 발진 신호의 하이 상태가 겹치는 시간만큼 출력신호의 위상을 지연시킬 수 있다.According to an embodiment of the present invention, when the high state of the injection-locked input signal and the high state of the free oscillation signal overlap, the injection-locked ring oscillator 130 is configured to overlap the high state of the injection-locked input signal and the free oscillation signal as long as the time overlaps. The phase of the output signal can be delayed.

일례로, 주입 동기 링 발진기(130)는 주입 잠금 입력 신호의 하이 상태와 자유 발진 신호의 하이 상태가 중복되지 않을 경우, 자유 발진 신호의 위상으로 출력신호의 위상을 유지할 수 있다.For example, when the high state of the injection lock input signal and the high state of the free oscillation signal do not overlap, the injection-locked ring oscillator 130 may maintain the phase of the output signal as the phase of the free oscillation signal.

즉, 주입 동기 링 발진기(130)는 주입 잠금 입력 신호의 영향이 없는 자유 발진 주파수 신호의 위상으로 출력 신호를 출력할 수 있다.That is, the injection-locked ring oscillator 130 may output the output signal with the phase of the free oscillation frequency signal without the influence of the injection-locked input signal.

또한, 주입 동기 링 발진기(130)는 주입 잠금 입력 신호가 없는 자유 발진 신호의 주파수 보다 낮은 주파수 또는 높은 주파수를 갖는 주입 잠금 입력 신호가 인가될 경우, 생성된 위상 변화에 스테이지 별로 π/N±θ를 추가하여 π/N±θ 만큼의 위상 차이를 갖는 복수의 신호를 출력할 수 있다.In addition, the injection-locked ring oscillator 130 applies π/N±θ to the generated phase change for each stage when an injection lock input signal having a frequency lower or higher than the frequency of the free oscillation signal without the injection lock input signal is applied. can be added to output a plurality of signals having a phase difference of as much as π/N±θ.

본 발명의 일실시예에 따르면 주입 동기 링 발진기(130)는 자유 발진 신호의 주파수로 출력할 경우, 스테이지 별로 π/N만큼의 위상 지연을 갖는 복수의 신호를 출력할 수 있다.According to an embodiment of the present invention, when the injection-locked ring oscillator 130 outputs the frequency of the free oscillation signal, it may output a plurality of signals having a phase delay of π/N for each stage.

즉, 주입 동기 링 발진기(130)는 주입 잠금 입력 신호의 영향이 없을 경우, 딜레이 셀 별로 π/N만큼의 위상 지연을 갖는 복수의 신호를 출력할 수 있다.That is, when there is no influence of the injection lock input signal, the injection-locked ring oscillator 130 may output a plurality of signals having a phase delay of π/N for each delay cell.

다시 말해, 주입 동기 링 발진기(130)는 복수의 딜레이 셀을 포함하고, 복수의 딜레이 셀의 수와 관련된 스테이지 별로 복수의 신호를 출력할 수 있다.In other words, the injection-locked ring oscillator 130 may include a plurality of delay cells and may output a plurality of signals for each stage related to the number of the plurality of delay cells.

본 발명의 일실시예에 따르면 시간 디지털 변환기(140)는 복수의 신호 중 어느 하나의 신호를 샘플링하고, 위상 변화에 기반하여 데이터를 복원할 수 있다.According to an embodiment of the present invention, the time-to-digital converter 140 may sample any one of a plurality of signals and restore data based on a phase change.

예를 들어, 시간 디지털 변환기(140)는 D 플립플롭일 수 있다.For example, the time digital converter 140 may be a D flip-flop.

본 발명의 일실시예에 따르면 시간 디지털 변환기(140)는 샘플링된 신호와 관련된 딜레이 셀이 복수의 딜레이 셀 중 짝수 번째 딜레이 셀의 경우, 주입 잠금 신호의 샘플링 엣지와 짝수번째 딜레이 셀 중 k 번째 딜레이 셀 출력의 상승 엣지 사이의 총 위상 차이를 kπ와 비교하여 데이터를 로우 상태 또는 하이 상태로 복원할 수 있다.According to an embodiment of the present invention, when the delay cell related to the sampled signal is an even-numbered delay cell among a plurality of delay cells, the time-to-digital converter 140 determines the sampling edge of the injection lock signal and the k-th delay among the even-numbered delay cells. Data can be restored to a low or high state by comparing the total phase difference between the rising edges of the cell output with kπ.

구체적으로, 시간 디지털 변환기(140)는 주입 잠금 신호의 샘플링 엣지와 짝수번째 딜레이 셀 중 k 번째 딜레이 셀 출력의 상승 엣지 사이의 총 위상 차이가 kπ보다 클 경우 데이터를 로우 상태로 복원할 수 있다.Specifically, when the total phase difference between the sampling edge of the injection lock signal and the rising edge of the output of the k-th delay cell among the even-numbered delay cells is greater than kπ, the time digital converter 140 may restore the data to the low state.

반대로, 시간 디지털 변환기(140)는 주입 잠금 신호의 샘플링 엣지와 짝수번째 딜레이 셀 중 k 번째 딜레이 셀 출력의 상승 엣지 사이의 총 위상 차이가 kπ보다 작을 경우 데이터를 하이 상태로 복원할 수 있다.Conversely, when the total phase difference between the sampling edge of the injection lock signal and the rising edge of the output of the k-th delay cell among the even-numbered delay cells is less than kπ, the time digital converter 140 may restore the data to the high state.

본 발명의 일실시예에 따르면 시간 디지털 변환기(140)는 샘플링된 신호와 관련된 딜레이 셀이 복수의 딜레이 셀 중 홀수 번째 딜레이 셀의 경우, 주입 잠금 신호의 샘플링 엣지와 홀수번째 딜레이 셀 중 k 번째 딜레이 셀 출력의 상승 엣지 사이의 총 위상 차이를 kπ와 비교하여 상기 데이터를 로우 상태 또는 하이 상태로 복원할 수 있다.According to an embodiment of the present invention, when the delay cell related to the sampled signal is an odd-numbered delay cell among a plurality of delay cells, the time-to-digital converter 140 determines the sampling edge of the injection lock signal and the k-th delay among the odd-numbered delay cells. The data can be restored to a low state or a high state by comparing the total phase difference between the rising edges of the cell output with kπ.

구체적으로, 시간 디지털 변환기(140)는 주입 잠금 신호의 샘플링 엣지와 홀수번째 딜레이 셀 중 k 번째 딜레이 셀 출력의 상승 엣지 사이의 총 위상 차이가 kπ보다 클 경우 데이터를 하이 상태로 복원할 수 있다.Specifically, the time digital converter 140 may restore the data to the high state when the total phase difference between the sampling edge of the injection lock signal and the rising edge of the output of the k-th delay cell among the odd-numbered delay cells is greater than kπ.

반대로, 시간 디지털 변환기(140)는 주입 잠금 신호의 샘플링 엣지와 홀수번째 딜레이 셀 중 k 번째 딜레이 셀 출력의 상승 엣지 사이의 총 위상 차이가 kπ보다 작을 경우 데이터를 로우 상태로 복원할 수 있다.Conversely, the time digital converter 140 may restore the data to the low state when the total phase difference between the sampling edge of the injection lock signal and the rising edge of the output of the k-th delay cell among the odd-numbered delay cells is less than kπ.

본 발명의 일실시예에 따르면 저전력 FSK 복조 장치(100)를 이용하여 저전력 FSK 복조 방법을 구현할 수 있다.According to an embodiment of the present invention, a low-power FSK demodulation method can be implemented using the low-power FSK demodulation apparatus 100 .

따라서, 본 발명은 본 발명은 주입 동기 링 발진기(injection-locking ring oscillator, ILRO)를 이용하여 위상 고정 루프 구성 및 데이터 복조를 위한 회로의 구성 없이 간단한 구조 및 저비용 저전력으로 동작되는 저전력 FSK 복조 장치 및 방법을 제공할 수 있다.Accordingly, the present invention provides a low-power FSK demodulation device operated with a simple structure and low cost and low power without a phase-locked loop configuration and a circuit for data demodulation using an injection-locking ring oscillator (ILRO), and method can be provided.

또한, 본 발명은 낮은 중간 주파수(intermediate frequency, IF)를 이용하는 GFSK(Gaussian frequency shift keying) 수신기를 위한 초 저전력 및 저 비용 FSK 복조 장치를 제공할 수 있다.In addition, the present invention can provide an ultra-low-power and low-cost FSK demodulation apparatus for a Gaussian frequency shift keying (GFSK) receiver using a low intermediate frequency (IF).

도 1b는 본 발명의 일실시예에 따른 저전력 FSK 복조 장치 내 전달되는 신호를 설명하는 도면이다.1B is a diagram for explaining a signal transmitted in a low-power FSK demodulation apparatus according to an embodiment of the present invention.

도 1b는 본 발명의 일실시예에 따른 저전력 FSK 복조 장치의 구성 요소들 사이에서 전달되는 신호의 파형을 타이밍도(150)로 예시한다.1B illustrates, as a timing diagram 150, a waveform of a signal transferred between components of a low-power FSK demodulation apparatus according to an embodiment of the present invention.

도 1b의 타이밍도(150)를 참고하면, 리미터로 전달되는 신호(151)는 하향 변환된 중간 주파수 신호로 f_IF1과 f_IF2로 구성되고, 중간 주파수 증폭기를 통해 증폭된 후 리미터로 전달된다.Referring to the timing diagram 150 of FIG. 1b , the signal 151 delivered to the limiter is a down-converted intermediate frequency signal, consisting of f _IF1 and f _IF2 , is amplified through the intermediate frequency amplifier, and then transferred to the limiter.

리미터는 일정한 크기의 전압이 주입될 수 있도록, 하향 변환된 중간 주파수 신호의 크기를 레일 투 레일(rail to rail) 스윙으로 변환 시켜서, 신호(152)를 펄스 폭 제어기로 전달한다.The limiter converts the magnitude of the down-converted intermediate frequency signal into a rail-to-rail swing so that a voltage of a certain magnitude can be injected, and transmits the signal 152 to the pulse width controller.

펄스폭 제어기는 신호(152)의 펄스 폭을 조절하여 신호(153)을 주입 동기 링 발진기로 전달한다.The pulse width controller adjusts the pulse width of signal 152 and passes signal 153 to the injection-locked ring oscillator.

주입 잡금 링 발진기는 입력된 신호의 주파수에 따라 출력과 입력신호의 위상차를 발생된 신호(154)를 시간 디지털 변환기로 전달한다.The injection noise ring oscillator transmits the signal 154 generated by the phase difference between the output and the input signal according to the frequency of the input signal to the time digital converter.

시간 디지털 변환기는 신호(154)를 샘플링 클럭(sampling clock)으로 사용하여 데이터를 "1" 또는 "0"으로 복원한 복원 신호(155)를 출력한다.The time digital converter uses the signal 154 as a sampling clock to output a restored signal 155 in which data is restored to “1” or “0”.

도 2a는 본 발명의 일실시예에 따른 주입 동기 링 발진기의 회로를 설명하는 도면이다.2A is a diagram illustrating a circuit of an injection-locked ring oscillator according to an embodiment of the present invention.

도 2a는 본 발명의 일실시예에 따른 저전력 FSK 복조 장치에서 이용되는 주입 동기 링 발진기의 회로를 예시한다.2A illustrates a circuit of an injection-locked ring oscillator used in a low-power FSK demodulation device according to an embodiment of the present invention.

도 2a를 참고하면, 주입 동기 링 발진기의 회로(200)는 복수의 딜레이 셀(delay cell)을 포함하고, 딜레이 셀(201)의 딜레이 양은 PMOS(P-channel metal oxide semiconductor) 제어 전압인 VCS에 의해 조정될 수 있다.Referring to FIG. 2A , the circuit 200 of the injection-locked ring oscillator includes a plurality of delay cells, and the delay amount of the delay cell 201 depends on VCS, which is a P-channel metal oxide semiconductor (PMOS) control voltage. can be adjusted by

본 발명의 일실시예에 따르면 주입 동기 링 발진기의 회로(200)는 복수의 딜레이 셀의 개수에 따라 1 스테이지 내지 N 스테이지로 딜레이 양을 조정할 수 있다.According to an embodiment of the present invention, the circuit 200 of the injection-locked ring oscillator may adjust the delay amount from 1 stage to N stages according to the number of a plurality of delay cells.

본 발명의 일실시예에 따르면 주입 동기 링 발진기의 회로(200)의 입력신호는 시간 디지털 변환기의 클럭 신호로 이용되고, 출력 전압인 V_2N과 V_2P가 시간 디지털 변환기로 입력되며, 시간 디지털 변환기는 데이터를 복원할 수 있다.According to an embodiment of the present invention, the input signal of the circuit 200 of the injection-locked ring oscillator is used as a clock signal of the time digital converter, and output voltages V _2N and V _2P are input to the time digital converter, and the time digital converter can restore data.

도 2b는 본 발명의 일실시예에 따른 펄스 폭 제어기 회로를 설명하는 도면이다.2B is a diagram illustrating a pulse width controller circuit according to an embodiment of the present invention.

도 2b는 본 발명의 일실시예에 따른 저전력 FSK 복조 장치에서 이용되는 펄스 폭 제어기 회로를 예시한다.2B illustrates a pulse width controller circuit used in a low power FSK demodulation apparatus according to an embodiment of the present invention.

도 2b를 참고하면, 본 발명의 일실시예에 따른 펄스 폭 제어기 회로(210)는 리미터를 통해 출력된 신호의 듀티-사이클(duty-cycle)을 조절한다.Referring to FIG. 2B , the pulse width controller circuit 210 according to an embodiment of the present invention adjusts the duty-cycle of the signal output through the limiter.

펄스 폭 제어기 회로(210)의 XOR (Exclusive Or)와 AND 게이트는 입력신호의 주파수를 체배와 분주하는 역할을 수행하고, 펄스 폭은 R₁, C₁ 값에 의해 결정한다.The XOR (Exclusive Or) and AND gate of the pulse width controller circuit 210 multiplies and divides the frequency of the input signal, and the pulse width is determined by R ₁ and C ₁ values.

펄스 폭 제어기 회로(210)의 출력신호는 주입 동기 링 발진기의 입력신호와 시간 디지털 변환기의 샘플링 클럭(Sampling Clock)으로 사용될 수 있다. The output signal of the pulse width controller circuit 210 may be used as an input signal of an injection-locked ring oscillator and a sampling clock of a time digital converter.

즉, 펄스 폭 제어기 회로(210)는 리미터를 거친 중간 주파수 신호의 펄스 폭을 조절하여 주입 잠금 발진기에 입력할 수 있다.That is, the pulse width controller circuit 210 may adjust the pulse width of the intermediate frequency signal passing through the limiter and input it to the injection lock oscillator.

도 3a 및 도 3b는 본 발명의 일실시예에 따른 주입 동기 링 발진기에서의 주파수 응답을 설명하는 도면이다.3A and 3B are diagrams illustrating a frequency response in an injection-locked ring oscillator according to an embodiment of the present invention.

도 3a는 본 발명의 일실시예에 따른 주입 동기 링 발진기에서의 주파수 응답에서 입출력 사이의 위상 차를 예시하고, 도 3b는 본 발명의 일실시예에 따른 주입 동기 링 발진기에서의 주입 잠금을 위한 전압 위상도를 예시한다.3A illustrates the phase difference between input and output in a frequency response in an injection-locked ring oscillator according to an embodiment of the present invention, and FIG. 3B is a diagram for injection locking in an injection-locked ring oscillator according to an embodiment of the present invention. A voltage phase diagram is illustrated.

도 3a를 참고하면, 그래프(300)는 입력 신호의 주파수에 따라 발생되는 주입 동기 링 발진기의 입출력 사이의 위상 차를 알아보기 위한 주입 동기 링 발진기의 개념도일 수 있다.Referring to FIG. 3A , a graph 300 may be a conceptual diagram of an injection-locked ring oscillator for examining a phase difference between input and output of an injection-locked ring oscillator that is generated according to the frequency of an input signal.

본 발명의 일실시예에 따른 주입 잠금 발진기가 발진을 유지하기 위해서 Barkhausen 발진 조건을 만족시키기 위해 발진기 루프의 총 위상 천이는 2π의 배수가 되어야 한다.In order for the injection-locked oscillator according to an embodiment of the present invention to maintain oscillation, the total phase shift of the oscillator loop must be a multiple of 2π in order to satisfy the Barkhausen oscillation condition.

그래프(300)에 따르면 주입 신호가 없는 자유 발진(free-running) 상태에서는 각 단의 위상 딜레이가 발진 주파수 f₀에서 π/N 로 동일하다.According to the graph 300, in a free-running state without an injection signal, the phase delay of each stage is the same from the oscillation frequency f ₀ to π/N.

하지만 자유 발진 주파수와 다른 주파수의 신호가 주입되어 이 신호의 주파수에 주입 잠금(Injection locking) 될 경우 각 단의 위상 천이는 도 3b의 그래프(310)와 같이 π/N±θ 로 달라지게 된다.However, when a signal having a frequency different from the free oscillation frequency is injected and injection locked to the frequency of the signal, the phase shift of each stage is changed to π/N±θ as shown in the graph 310 of FIG. 3B .

그래프(310)을 참고하면, V_1P부터 V_NP까지 π/N±θ로 달라지고, V_1N부터 V_NN까지 π/N±θ로 달라지며, V_NP 부터 V_1N까지는 π/N±θ±

차이가 존재하고, V_NN부터 V_1P까지는 π/N±θ±

차이가 존재한다.Referring to the graph 310, it varies as π/N±θ from V _1P to V _NP , π/N±θ from V _1N to V _NN , and π/N±θ± from V _NP to V _1N

A difference exists, and from V _NN to V _1P is π/N±θ±

There is a difference.

예를 들어, 발진 조건을 만족하기 위한 발진기의 전체 위상 지연은 하기 [수학식 1]을 만족해야 한다.For example, the overall phase delay of the oscillator to satisfy the oscillation condition must satisfy the following [Equation 1].

[수학식 1][Equation 1]

[수학식 1]에서, N은 딜레이 셀의 개수와 관련된 스테이지, θ는 딜레이 셀의 주파수 응답에서 발진 주파수 변화에 따라 발생하는 위상의 변화량을 나타낼 수 있고, 는 주입 신호에 의해 첫 번째 딜레이 셀에서 발생하는 추가적인 위상 변화량을 나타낼 수 있으며, m은 정수를 나타낼 수 있다.In [Equation 1], N is a stage related to the number of delay cells, θ may represent an amount of change in phase that occurs according to an oscillation frequency change in the frequency response of the delay cell, and is an injection signal in the first delay cell. It may represent an additional phase change amount that occurs, and m may represent an integer.

자유 발진 주파수와 다른 주파수에서 주입 잠금이 일어났을 경우, [수학식 1]을 만족하기 위해서는 발진 주파수 변동에 의해 발생된 ±Nθ 값이 ±

에 의해 상쇄 되어야 하고, 이에 따라 발진기 루프의 전체 위상 지연은 2mπ(m=1,2,3...)가 되어 입력된 신호의 주파수에서 발진을 유지할 수 있다.When injection lock occurs at a frequency different from the free oscillation frequency, in order to satisfy [Equation 1], the ±Nθ value generated by the oscillation frequency change is ±

, and thus the overall phase delay of the oscillator loop becomes 2mπ (m=1,2,3...) to maintain oscillation at the frequency of the input signal.

따라서, 그래프(310)에 나타낸 것과 같이 주입 주파수(f_INJ)가 자유 발진 주파수(f₀)보다 작을 경우에는 제1 딜레이 셀의 위상 지연과 다른 딜레이 셀의 위상 편이는 하기 [수학식 2]로 정의될 수 있다.Therefore, as shown in the graph 310, when the injection frequency f _INJ is smaller than the free oscillation frequency f ₀ , the phase delay of the first delay cell and the phase shift of the other delay cells are expressed by the following [Equation 2] can be defined.

[수학식 2][Equation 2]

[수학식 2]에서,

는 딜레이 셀의 위상 편이를 나타낼 수 있고,

는 딜레이 셀의 위상 지연을 나타낼 수 있다.In [Equation 2],

may represent the phase shift of the delay cell,

may represent the phase delay of the delay cell.

동일한 방법을 이용하여 주입 주파수가 자유 발진 주파수보다 클 경우, 제1 딜레이 셀의 위상 지연 및 다른 딜레이 셀의 위상 편이는 하기 [수학식 3]으로 정의될 수 있다.When the injection frequency is greater than the free oscillation frequency using the same method, the phase delay of the first delay cell and the phase shift of the other delay cells may be defined by the following [Equation 3].

[수학식 3][Equation 3]

[수학식 3]에서

는 딜레이 셀의 위상 편이를 나타낼 수 있고,

는 딜레이 셀의 위상 지연을 나타낼 수 있다.In [Equation 3]

may represent the phase shift of the delay cell,

may represent the phase delay of the delay cell.

또한, 주입 잠금(injection locking) 상태에서의 발진 주파수 변화에 의해 발생되는 딜레이 셀의 위상 지연은 하기 [수학식 4]에 의해 정의될 수 있다.In addition, the phase delay of the delay cell generated by the change of the oscillation frequency in the injection locking state may be defined by the following [Equation 4].

[수학식 4][Equation 4]

[수학식 4]에서 θ는 발진주파수 변화에 의해 발생되는 딜레이 셀의 위상 지연을 나타낼 수 있고, f_INJ는 주입 주파수를 나타낼 수 있고, f₀는 자유 발진 주파수를 나타낼 수 있다.In [Equation 4], θ may represent a phase delay of a delay cell generated by a change in oscillation frequency, f _INJ may represent an injection frequency, and f ₀ may represent a free oscillation frequency.

도 4a 내지 도 4d는 본 발명의 일실시예에 따른 주입 동기 링 발진기의 동작 시나리오를 설명하는 도면이다.4A to 4D are diagrams for explaining an operation scenario of an injection-locked ring oscillator according to an embodiment of the present invention.

도 4a 내지 도 4d는 본 발명의 일실시예에 따른 주입 동기 링 발진기의 주입 잠금 개념을 이해하기 위해 각 주입 동기 링 발진기의 지연 셀의 출력 노드에 대한 과도 응답을 고려하는 4 가지 동작 시나리오를 예시한다.4A-4D illustrate four operating scenarios in which the transient response to the output node of the delay cell of each injection-locked ring oscillator is considered in order to understand the injection-locking concept of the injection-locked ring oscillator according to an embodiment of the present invention. do.

보다 구체적으로, 도 4a 내지 도 4d는 자유 발진 상태의 주입 동기 링 발진기의 클록에 주입 신호가 입력되는 타이밍에 따라 주입 동기 링 발진기의 클록 출력의 위상이 변화되는 몇 가지 가능한 시나리오를 나타낸다.More specifically, FIGS. 4A to 4D show several possible scenarios in which the phase of the clock output of the injection-locked ring oscillator changes according to the timing at which the injection signal is input to the clock of the injection-locked ring oscillator in a free oscillation state.

본 발명의 일실시예에 따른 주입 동기 링 발진기는 주입 신호가 없을 때 각 지연 셀은 π/N에 해당하는 위상 지연을 갖는다.In the injection-locked ring oscillator according to an embodiment of the present invention, when there is no injection signal, each delay cell has a phase delay corresponding to π/N.

도 4a 내지 도 4d에서 위상 지연 π/N에 해당하는 등가 시간 지연은 Δt_DEL로 가정할 수 있다.The equivalent time delay corresponding to the phase delay π/N in FIGS. 4A to 4D may be assumed to be Δt _DEL .

주입 신호의 전압(V_INJP 또는 V_INJN)은 노드 중 하나가 하이 상태(high-state)가 될 때 노드의 전압(V_1N) 또는 노드의 전압(V_1P)를 그라운드(GND)로 끌어내린다.The voltage of the injection signal (V _INJP or V _INJN ) pulls the voltage of the node ( V _1N ) or the voltage ( V _1P ) of the node down to the ground (GND) when one of the nodes goes to a high-state.

노드의 전압(V_1N) 또는 노드의 전압(V_1P)이 이미 그라운드 레벨에 있는 경우 주입 신호는 해당 노드의 상태를 변화시키지 않는다.If the node's voltage (V _1N ) or the node's voltage (V _1P ) is already at ground level, the injection signal does not change the state of that node.

따라서, 주입 신호는 노드의 전압(V_1N) 및 주입 신호의 전압(V_INJP)이 모두 높거나 노드의 전압(V_1P) 및 주입 신호의 전압(V_INJN)이 하이 상태(high-state)일 경우에만 주입 동기 링 발진기에 영향을 주게 된다.Therefore, the injection signal is the node voltage (V _1N ) and the injection signal voltage (V _INJP ) are both high, or the node voltage (V _1P ) and the injection signal voltage (V _INJN ) are high-state. It will only affect the injection-locked ring oscillator.

주입 동기 링 발진기가 자유 발진 상태일 경우 주입 신호의 주입 타이밍은 아래와 같이 네 가지 요약 할 수 있다.When the injection-locked ring oscillator is in the free oscillation state, the injection timing of the injection signal can be summarized as follows.

시나리오 1: 도 4a의 타이밍도(400)와 같이 주입 펄스 V_INJP와 자유 발진 상태의 클록 V_1N의 상승 엣지(rising edge)와 겹치는 경우로, V_INJP와 V_1N 사이의 겹치는 시간을 Δt_INJR로 표시한다.Scenario 1: When the injection pulse V _INJP and the rising edge of the clock V _1N in the free oscillation state overlap as shown in the timing diagram 400 of FIG. 4A , the overlapping time between V _INJP and V _1N is Δt _INJR indicate

시나리오 2: 도 4b의 타이밍도(410)와 같이 V_INJP와 V_1N의 하강 엣지(falling-edge)와 겹치는 경우로, 겹치는 간격은 Δt_INJF로 표시한다.Scenario 2: As shown in the timing diagram 410 of FIG. 4B , it overlaps the falling edges of V _INJP and V _1N , and the overlapping interval is indicated by Δt _INJF .

시나리오 3: 도 4c의 타이밍도(420)와 같이 V_INJP가 V_1N이 하이 상태(high-state)일 때 겹치는 경우로, V_1N의 상승 엣지와 주입 신호의 하강 엣지 사이의 시간 간격을 Δt_INJM으로 표시한다.Scenario 3: As shown in the timing diagram 420 of FIG. 4C , when V _{INJP overlaps} when V _1N is high-state, the time interval between the rising edge of V _1N and the falling edge of the injection signal is Δt _INJM indicated as

시나리오 4: 도 4d의 타이밍도(430)과 같이 V_INJP가 V_1N의 로우 상태(low-state)와 겹치는 경우에 영향이 없음을 나타낸다. Scenario 4: In the case where V _INJP overlaps with the low-state of V _1N as shown in the timing diagram 430 of FIG. 4D , there is no effect.

도 4a의 타이밍도(400)를 참고하면, 주입 신호 V_INJP가 자유 발진 신호 V_1N(401)의 상승 엣지와 겹치면, V_1N의 로우 상태가 추가로 Δt_INJR 시간 동안 유지되고, 이에 따라 V_1N 펄스가 Δt_INJR만큼 지연(402)된다.Referring to the timing diagram 400 of FIG. 4A , when the injection signal V _INJP overlaps the rising edge of the free oscillating signal V _1N 401 , the low state of V _1N is maintained for an additional Δt _INJR time, thus V _1N The pulse is delayed 402 by Δt _INJR .

이때, V_1N 펄스 내지 V_4N 펄스는 주입 다음의 신호(403)에 해당될 수 있다.In this case, the V _1N pulse to the V _4N pulse may correspond to the signal 403 following the injection.

즉, 자유 발진 신호(401)의 상승 엣지와 주입 신호가 겹치면, 겹치는 시간에 해당하는 Δt_INJR 시간이 지연되어 주입 다음의 신호(403)의 V_1N의 주파수 위상이 푸쉬되어 지연(402)된다.That is, when the rising edge of the free oscillation signal 401 and the injection signal overlap, the Δt _INJR time corresponding to the overlapping time is delayed, and the frequency phase of V _1N of the signal 403 following the injection is pushed and delayed 402 .

도 4b의 타이밍도(410)를 참고하면, 주입 펄스 V_INJP가 자유 발진 주파수 V_1N(411)의 하강 엣지와 겹치면, 주입 신호는 V_1N을 Δt_INJF 만큼 더 일찍 끌어내어 V_1N이 동일한 시간 간격만큼 상승 엣지가 당겨(412)지게 된다.Referring to the timing diagram 410 of FIG. 4B , when the injection pulse V _INJP overlaps the falling edge of the free oscillation frequency V _1N 411 , the injection signal pulls V _1N out earlier by Δt _INJF so that V _1N is the same time interval. The rising edge is pulled (412).

이때, V_1N 펄스 내지 V_4N 펄스는 주입 다음의 신호(413)에 해당될 수 있다.In this case, the V _1N pulse to the V _4N pulse may correspond to the signal 413 following the injection.

즉, 자유 발진 신호(411)의 하강 엣지와 주입 신호가 겹치면, 겹치는 시간에 해당하는 Δt_INJF 시간이 당겨져서, 주입 다음의 신호(413)의 V_1N의 주파수 위상이 풀링되어 당겨(412)진다.That is, when the falling edge of the free oscillation signal 411 and the injection signal overlap, the Δt _INJF time corresponding to the overlapping time is pulled, and the frequency phase of V _1N of the signal 413 following the injection is pulled and pulled (412). .

도 4c의 타이밍도(420)를 참고하면, 주입 펄스 V_INJP가 자유 발진 주파수 V_1N(421)의 하이 상태와 겹치면, 상승 엣지가 지연되는 도 4a의 타이밍도(400)의 경우와 유사하게 주입 동기 링 발진기가 동작한다.Referring to the timing diagram 420 of FIG. 4C , when the injection pulse V _INJP overlaps the high state of the free oscillation frequency V _1N 421 , the rising edge is delayed, similar to the case of the timing diagram 400 of FIG. 4A . A synchronous ring oscillator operates.

즉, 주입 동기 링 발진기가 주입 다음의 신호(423)에 해당되는 V_1N 펄스 내지 V_4N 펄스의 위상을 당겨서 지연(422)시킨다.That is, the injection-locked ring oscillator delays 422 by pulling the phases of the V _1N pulse to the V _4N pulse corresponding to the signal 423 following the injection.

그러나, 타이밍도(420)의 경우는 지연 시간 Δt_INJM이 자유 발진 주파수 V_1N(421)의 상승 엣지와 주입 신호의 하강 엣지 사이의 시간 간격과 동일할 수 있다.However, in the case of the timing diagram 420 , the delay time Δt _INJM may be equal to the time interval between the rising edge of the free oscillation frequency V _1N 421 and the falling edge of the injection signal.

결과적으로, 타이밍도(420)의 경우는 주입 펄스 V_INJP가 자유 발진 주파수 V_1N을 리셋하는 것과 같을 수 있다.Consequently, in the case of timing diagram 420 , the injection pulse V _INJP may be equal to resetting the free oscillation frequency V _1N .

여기서, 리셋의 폭이 Δt_p로 표시되는 V_1N 파형에서 글리치(glitch)를 유발할 수 있다.Here, the width of the reset may cause a glitch in the V _1N waveform represented by Δt _p .

Δt_p가 딜레이 셀(delay-cell)의 지연 시간 Δt_DEL보다 낮으면 영향을 미치지 않는다.If Δt _p is lower than the delay time Δt _DEL of the delay-cell, it has no effect.

그러나 Δt_p가 더 큰 경우 글리치는 주입 다음의 신호(423)에 해당되는 V_2N, V_3N 및 V_4N에서도 나타날 수 있으나, Δtp의 크기에 관계없이 상승 엣지가 지연된다는 사실은 동일하다.However, when Δt _p is larger, the glitch may also appear at V _2N , V _3N and V _4N corresponding to the signal 423 following the injection, but the fact that the rising edge is delayed regardless of the magnitude of Δtp is the same.

마지막으로, 도 4d의 타이밍도(430)는 주입 펄스 V_INJP가 자유 발진 주파수 V_1N(431)의 로우 상태와 겹칠 때 V_1N에 아무런 영향을 미치지 않음(432)을 보여 준다.Finally, the timing diagram 430 of FIG. 4D shows that the injection pulse V _INJP has no effect 432 on V _1N when it overlaps the low state of the free oscillation frequency V _1N 431 .

즉, 주입 동기 링 발진기가 주입 다음의 신호(433)에 해당되는 V_1N 펄스 내지 V_4N 펄스는 아무런 영향을 받지 않는다.That is, V _1N pulses to V _4N pulses corresponding to the signal 433 following the injection of the injection-locked ring oscillator are not affected.

도 5a 내지 도 5c는 본 발명의 일실시예에 따른 주입 신호와 자유 발진 신호의 관계에 기반한 자유 발진 상태에서 잠금 상태로의 전환되는 과정을 설명하는 도면이다.5A to 5C are diagrams for explaining a process of switching from a free oscillation state to a locked state based on a relationship between an injection signal and a free oscillation signal according to an embodiment of the present invention.

도 5a 내지 도 5c는 주입 잠금 현상을 더 구체적으로 설명하기 위해, 주입 신호가 자유 발진 신호의 중간 하이 상태에 적용될 때 자유 발진 상태에서 잠금 상태로의 전환 되는 과정을 설명한다.5A to 5C describe a process of transitioning from a free oscillation state to a locked state when an injection signal is applied to a mid-high state of a free oscillation signal in order to explain the injection lock phenomenon in more detail.

도 5a 내지 도 5c는 시간 영역에서 주입 신호 주파수가 주입 동기 링 발진기의 자유 발진 주파수와 같거나 낮거나 혹은 높은 경우에 주입 동기 링 발진기의 동작을 설명할 수 있다.5A to 5C can explain the operation of the injection-locked ring oscillator when the injection signal frequency is equal to, lower than, or higher than the free oscillation frequency of the injection-locked ring oscillator in the time domain.

도 5a는 주입 펄스 V_INJP가 주입 동기 링 발진기의 자유 발진 주파수와 같을 때 시간 영역 동작을 예시한다.5A illustrates the time domain operation when the injection pulse V _INJP is equal to the free oscillation frequency of the injection locked ring oscillator.

도 5a의 타이밍도(500)를 참고하면, 순간(transient) 상태(501)와 지속(steady) 상태(502)로 구분될 수 있다.Referring to the timing diagram 500 of FIG. 5A , it may be divided into a transient state 501 and a steady state 502 .

주입 신호(504)에 해당하는 V_INJP신호는 순간 t₁에서 자유 발진 주파수 신호(503)에 해당하는 노드 전압 V_1N을 그라운드(GND)로 끌어내리고, 주입 신호(504)에 해당하는 V_INJP신호가 낮아지면 주입 잠금 신호(505)에 해당하는 V_1N 노드는 t₂에서 하이 상태가 되며 자유 발진 상태의 VCO 클록 상승 엣지를 지연시킨다.The V _INJP signal corresponding to the injection signal 504 pulls down the node voltage V _1N corresponding to the free oscillation frequency signal 503 to the ground GND at the instant t ₁ , and the V _INJP signal corresponding to the injection signal 504 . When is low, the V _1N node corresponding to the injection lock signal 505 goes high at t ₂ and delays the rising edge of the VCO clock in the free oscillation state.

자유 발진 상태의 VCO 클록 상승 엣지를 지연시키는 구성은 상술한 시나리오 3에 해당될 수 있다.The configuration of delaying the rising edge of the VCO clock in the free oscillation state may correspond to the above-described scenario 3 .

그 후 주입 신호(504)에 해당하는 V_INJP 또는 V_INJN신호는 잠금 과정의 상술한 시나리오 4 인 V_1N 및 V_1P의 낮은 상태와 겹치기 때문에 주입 동기 링 발진기의 동작에 영향을 주지 않는다.Thereafter, the V _INJP or V _INJN signal corresponding to the injection signal 504 overlaps the low state of V _1N and V _1P , which is the above-described scenario 4 of the locking process, and thus does not affect the operation of the injection-locked ring oscillator.

따라서, 주입 신호(504)에 해당하는 V_INJP 및 V_INJN신호에 의해 발생한 위상 지연에도 불구하고 주입 잠금 신호(505)에 해당하는 주입 동기 링 발진기의 주파수는 동일하게 유지된다.Accordingly, the frequency of the injection locked ring oscillator corresponding to the injection lock signal 505 remains the same despite the phase delay caused by the V _INJP and V _INJN signals corresponding to the injection signal 504 .

도 5b는 주입 신호(514)에 해당하는 주입 펄스 V_INJP가 주입 동기 링 발진기의 자유 발진 주파수(513)보다 낮을 때 시간 영역 동작을 예시한다.5B illustrates the time domain operation when the injection pulse V _INJP corresponding to the injection signal 514 is lower than the free oscillation frequency 513 of the injection locked ring oscillator.

도 5b의 타이밍도(510)를 참고하면, 순간(transient) 상태(511)와 지속(steady) 상태(512)로 구분될 수 있다.Referring to the timing diagram 510 of FIG. 5B , it may be divided into a transient state 511 and a steady state 512 .

순간 상태(511)의 t₁시간에서 주입 신호(514)인 V_INJP가 하이 상태가 되면서 자유 발진 주파수(513)에 해당하는 V_1N을 그라운드(GND)로 끌어 내린다. 순간 상태(511)의 t₂에서 주입 신호(514)인 V_INJP는 낮아지고 자유 발진 주파수(513)에 해당하는 V_1N은 플로팅(floating) 상태가 된다.At time t ₁ of the instantaneous state 511 , V _INJP , which is the injection signal 514 , becomes high, and V _1N corresponding to the free oscillation frequency 513 is pulled down to the ground (GND). At t ₂ of the instantaneous state 511 , V _INJP which is the injection signal 514 is low, and V _1N corresponding to the free oscillation frequency 513 becomes a floating state.

결과적으로, 자유 발진 주파수(513)에 해당하는 V_1N의 상승 엣지가 순간 상태(511)의 t₂로 지연되어 위상 지연이 발생하게 된다.As a result, the rising edge of V _1N corresponding to the free oscillation frequency 513 is delayed to t ₂ of the instantaneous state 511, thereby causing a phase delay.

주입 신호(514)인 V_INJN에서 주입 신호가 없으면 V_1P는 순간 상태(511)의 t₃에서 하이 상태로 전환되어야 한다.If there is no injection signal at V _INJN , which is the injection signal 514 , V _1P must transition to a high state at t ₃ of the instantaneous state 511 .

그러나, 주입 잠금 신호(515)에 해당하는 V_1P가 지속 상태(512)의 t₄까지 주입 신호(514)에 해당하는 V_INJN에 의해 풀다운 됨에 따라 주입 잠금 신호(515)에 해당하는 V_1P는 Δt의 연장된 시간 동안 로우 상태가 유지되어 주입 신호(514)를 더 낮은 주입 주파수로 고정한다.However, as V _1P corresponding to injection lock signal 515 is pulled down by V _INJN corresponding to injection signal 514 until t ₄ of sustain state 512 , V _1P corresponding to injection lock signal 515 is It remains low for an extended period of time Δt to lock the injection signal 514 at a lower injection frequency.

지속 상태(512)의 t₅와 t₆ 사이에 V_INJP는 추가 Δt동안 V_1N을 그라운드(GND)로 유지한다. 잠금이 되면 상술한 시나리오 1이 주입 잠금 신호(515)에 해당하는 V_1N및 V_1P에서 번갈아 반복된다.Between t ₅ and t ₆ of sustain state 512 , V _INJP holds V _1N to ground (GND) for an additional Δt. When locked, the above-described scenario 1 is alternately repeated at V _1N and V _1P corresponding to the injection lock signal 515 .

도 5c는 주입 신호(514)에 해당하는 주입 펄스 V_INJP가 주입 동기 링 발진기의 자유 발진 주파수(513)보다 높을 때 시간 영역 동작을 예시한다.5C illustrates the time domain operation when the injection pulse V _INJP corresponding to the injection signal 514 is higher than the free oscillation frequency 513 of the injection locked ring oscillator.

도 5c의 타이밍도(520)를 참고하면, 순간(transient) 상태(521)와 지속(steady) 상태(522)로 구분될 수 있다.Referring to the timing diagram 520 of FIG. 5C , it may be divided into a transient state 521 and a steady state 522 .

도 5c의 타이밍도(520)를 참고하면, 자유 발진 주파수(523)에 해당하는 V_1N과 주입 잠금 신호(525)에 해당하는 V_1N 사이에 위상 지연이 발생하고 V_1N의 상승 엣지를 순간(transient) 상태(521)의 t₂로 지연시킨다.Referring to the timing diagram 520 of FIG. 5C , a phase delay occurs between V _1N corresponding to the free oscillation frequency 523 and V _1N corresponding to the injection lock signal 525, and the rising edge of V _1N is instantaneous ( transient) to t ₂ of state 521 .

순간(transient) 상태(521)와 지속 상태(522) 사이의 t₂와 t₄ 사이에서 주입 신호(524)에 해당하는 V_INJN과 V_INJP가 하이 상태로 올라 가지만 V_1P 및 V_1N의 이미 로우 상태이므로 영향을 주지 않는다.Between t ₂ and t ₄ between transient state 521 and sustained state 522 , V _INJN and V _INJP corresponding to injection signal 524 go high, but V _1P and V _1N are already low. status, so it has no effect.

그러나, 지속 상태(522)의 t₄에서 V_INJN은 V_1P를 그라운드(GND)로 끌어내어 V_1N이 순간적으로 하이 상태로 된다.However, at t ₄ of sustain state 522 , V _{INJN pulls} V _1P to ground (GND), causing V _1N to momentarily go high.

이러한 동작은 자유 발진 신호의 주기를 시간을 Δt 만큼 감소시켜 주입 잠금 신호(525)를 자유 발진 주파수(523)보다 높은 주입 주파수로 고정한다.This operation reduces the period of the free oscillation signal by Δt to fix the injection lock signal 525 to an injection frequency higher than the free oscillation frequency 523 .

한번 주입 잠금이 일어나게 되면 상술한 시나리오 2가 V_1N 및 V_1P에서 번갈아 반복될 수 있다.Once the injection lock occurs, the above-described scenario 2 may be alternately repeated at V _1N and V _1P .

다시 말해, 주입 신호(524)에 해당하는 V_INJP 및 V_INJN은 주입 잠금 신호(525)의 출력에 위상 당김/지연의 영향으로 발진 신호의 주기에 변화를 만들어 자유 발진 주파수(523)보다 낮거나 높은 주파수로 고정되도록 한다.In other words, V _INJP and V _INJN corresponding to the injection signal 524 make a change in the period of the oscillation signal due to the effect of the phase pull/delay on the output of the injection lock signal 525 to be lower than the free oscillation frequency 523 or Set it to a high frequency.

이러한 입력주파수에 따른 위상 지연 특성을 이용하면 도 2a의 주입 동기 링 발진기의 각 노드 별 출력 전압을 표현할 수 있다.By using the phase delay characteristic according to the input frequency, the output voltage for each node of the injection-locked ring oscillator of FIG. 2A can be expressed.

도 6a 및 도 6b는 본 발명의 일실시예에 따른 입력 주파수와 자유 발진 주파수의 관계에 기반한 샘플링 엣지와 위상 관계를 설명하는 도면이다.6A and 6B are diagrams illustrating a sampling edge and a phase relationship based on a relationship between an input frequency and a free oscillation frequency according to an embodiment of the present invention.

도 6a 및 도 6b는 본 발명의 일실시예에 따른 주입 동기 링 발진기가 N-스테이지 주입 동기 링 발진기일 경우, 주입 잠금 상태에서 주입 동기 링 발진기의 각 노드 별 출력 파형을 예시한다.6A and 6B illustrate output waveforms for each node of the injection-locked ring oscillator in an injection-locked state when the injection-locked ring oscillator according to an embodiment of the present invention is an N-stage injection-locked ring oscillator.

예를 들어, 주입 동기 링 발진기가 자유 발진(free running) 상태에 있을 경우 각 단의 위상 지연은 π/N 로 동일하다.For example, when an injection-locked ring oscillator is in a free running state, the phase delay of each stage is equal to π/N.

도 6a의 타이밍도(600)를 참고하면, 주입 신호의 지점(601)이 샘플링 엣지가 될 수 있다.Referring to the timing diagram 600 of FIG. 6A , a point 601 of an injection signal may be a sampling edge.

도 6a의 타이밍도(600)와 같이 입력주파수가 자유발진주파수보다 낮을 경우, 주입 신호에 의해 딜레이 셀의 위상 지연은 ζ'=π/N-θ+

가 되며, 다른 딜레이 셀의 위상 지연은 ζ=π/N-θ로 나타낼 수 있다.As shown in the timing diagram 600 of FIG. 6A , when the input frequency is lower than the free oscillation frequency, the phase delay of the delay cell by the injection signal is ζ'=π/N-θ+

, and the phase delay of other delay cells can be expressed as ζ=π/N-θ.

이는 주입 신호에 의해 V_1N 전압의 로우 상태로 유지되는 시간이 길어져 딜레이가 발생한다. 이 때, 주입 신호 V_INJP와 k번째 스테이지(Stage)의 출력 V_kN의 위상 차이(phase difference, PD)는 하기 [수학식 5]로 정의될 수 있다.This causes a delay due to a longer period of time during which the V _1N voltage is maintained in the low state by the injection signal. In this case, a phase difference (PD) between the injection signal V _INJP and the output V _kN of the k-th stage may be defined by the following [Equation 5].

[수학식 5][Equation 5]

[수학식 5]에서 PD_k는 T_d/T_inj에 360도를 곱한 값을 나타낼 수 있고, 펄스 폭의 시간 T_d를 위상으로 변환한 값을 나타낼 수 있으며, T_inj은 주입 잠금 상태에서 출력 신호의 한 주기를 나타낼 수 있고, N은 주입 동기 링 발진기의 스테이지 수를 나타낼 수 있다.In [Equation 5], PD _k may represent a value obtained by multiplying T _d /T _inj by 360 degrees, may represent a value obtained by converting the time T _d of the pulse width into a phase, and T _inj is output in the injection lock state may represent one period of the signal, and N may represent the number of stages of the injection-locked ring oscillator.

도 6a의 타이밍도(610)를 참고하면, 주입 신호의 지점(611)이 샘플링 엣지가 될 수 있다.Referring to the timing diagram 610 of FIG. 6A , a point 611 of an injection signal may be a sampling edge.

도 6a의 타이밍도(610)는 주입 신호의 주파수 크기가 자유 발진 신호의 주파수 크기보다 높을 경우에 해당한다.The timing diagram 610 of FIG. 6A corresponds to a case in which the frequency magnitude of the injection signal is higher than the frequency magnitude of the free oscillation signal.

도 6a의 타이밍도(610)를 참고하면, 주입 신호에 의해 자유 발진 신호인 V_1N 전압의 하강 엣지가 자유 발진 상태에 비하여 앞당겨져 로우 상태로 떨어져 자유 발진 상태의 로우 상태 시간을 유지 후 다음 발진 파형의 상승 엣지 시작 점을 앞당긴다.Referring to the timing diagram 610 of FIG. 6A , by the injection signal, the falling edge of the V _1N voltage, which is a free oscillation signal, is advanced compared to the free oscillation state, falls to a low state, maintains the low state time of the free oscillation state, and then the next oscillation Advances the starting point of the rising edge of the waveform.

결과적으로, 자유발진주파수 보다 높은 주파수에 주입 잠금이 이뤄질 경우 이전 단의 출력 전압 V_4N와 V_1N의 출력 전압의 위상 차가 로 나타나며 다른 딜레이 셀의 위상 지연은

=π/N+θ 가 될 수 있다.As a result, when injection locking is performed at a frequency higher than the free oscillation frequency, the phase difference between the output voltages V _4N and V _1N of the previous stage appears as , and the phase delay of other delay cells is

=π/N+θ.

이 때, k 번째 스테이지의 출력 V_kN와 V_INJP의 위상 차를 구해보면 아래의 [수학식 6]과 같이 정의될 수 있다.At this time, when the phase difference between the outputs V _kN and V _INJP of the k-th stage is obtained, it can be defined as in [Equation 6] below.

[수학식 6][Equation 6]

[수학식 6]에서 PD_k는 T_d/T_inj에 360도를 곱한 값을 나타낼 수 있고, 펄스 폭의 시간 T_d를 위상으로 변환한 값을 나타낼 수 있으며, T_inj은 주입 잠금 상태에서 출력 신호의 한 주기를 나타낼 수 있고, N은 주입 동기 링 발진기의 스테이지 수를 나타낼 수 있다.In [Equation 6], PD _k may represent a value obtained by multiplying T _d /T _inj by 360 degrees, may represent a value obtained by converting the pulse width time T _d into a phase, and T _inj is output in the injection lock state may represent one period of the signal, and N may represent the number of stages of the injection-locked ring oscillator.

본 발명의 일실시예에 따르면 시간 디지털 변환기는 상술한 [수학식 5] 및 [수학식 6]을 이용하여 주입 동기 링 발진기의 출력을 선택하여 저전력 FSK 복조 장치의 출력으로 사용한다면 위상 차에 의해 데이터 "1" 또는 "0"을 복조 할 수 있다.According to an embodiment of the present invention, the time-to-digital converter selects the output of the injection-locked ring oscillator using the above-mentioned [Equation 5] and [Equation 6] and uses it as the output of the low-power FSK demodulation device. Data “1” or “0” can be demodulated.

주입 동기 링 발진기의 주입 잠금 신호로 인해 V_INJP와 주입 동기 링 발진기의 출력 V_kN및 V_kP간에 잘 정의된 위상 관계가 성립될 수 있다.Due to the injection lock signal of the injection-locked ring oscillator, a well-defined phase relationship can be established between V _INJP and the outputs V _kN and V _kP of the injection-locked ring oscillator.

여기서, k는 k 번째 딜레이 셀의 출력을 나타낼 수 있다.Here, k may represent the output of the k-th delay cell.

표 1에서 볼 수 있듯이 짝수 번째 딜레이 셀(k = 2, 4…)의 경우 샘플링 엣지와 k 번째 딜레이 셀 출력의 상승 엣지 사이의 총 위상 차이가 kπ보다 크면 출력이 로우 상태로 샘플링 된다.As can be seen from Table 1, in the case of an even-numbered delay cell (k = 2, 4...), if the total phase difference between the sampling edge and the rising edge of the output of the k-th delay cell is greater than kπ, the output is sampled in the low state.

반대로, 위상차가 kπ 미만이면 출력은 하이 상태로 샘플링 된다. 홀수 번째 딜레이 셀(k = 1, 3…)의 출력을 주입 동기 링 발진기의 최종 출력으로 사용하면 샘플링 엣지와 k 번째 딜레이 셀 출력의 상승 엣지 사이의 전체 위상 차이가 kπ보다 높으면 출력이 하이 상태로 샘플링 될 수 있다. 또한, 위상차가 kπ보다 작으면 출력이 로우 상태로 샘플링 된다.Conversely, if the phase difference is less than kπ, the output is sampled high. If the output of the odd-numbered delay cell (k = 1, 3…) is used as the final output of the injection-locked ring oscillator, the output goes high when the total phase difference between the sampling edge and the rising edge of the output of the k-th delay cell is greater than kπ. can be sampled. In addition, if the phase difference is smaller than kπ, the output is sampled in the low state.

[표 1][Table 1]

도 7a 및 도 7b는 본 발명의 일실시예에 따른 저전력 FSK 복조 장치의 시뮬레이션 결과를 설명하는 도면이다.7A and 7B are diagrams for explaining simulation results of a low-power FSK demodulation apparatus according to an embodiment of the present invention.

도 7a 및 도 7b는 주입 신호와 주입 동기 링 발진기의 딜레이 셀의 출력 신호 사이의 위상차를 나타내는 시뮬레이션 결과를 예시한다.7A and 7B illustrate simulation results showing a phase difference between an injection signal and an output signal of a delay cell of an injection-locked ring oscillator.

도 7a의 타이밍도(700)에 따르면, 주입 동기 링 발진기의 자유 발진 주파수는 1.8MHz로 설계되었으며, 약 25% 듀티 사이클을 갖는 주입 신호가 사용된다.According to the timing diagram 700 of FIG. 7A , the free oscillation frequency of the injection-locked ring oscillator is designed to be 1.8 MHz, and an injection signal having a duty cycle of about 25% is used.

시뮬레이션에서 딜레이 셀의 위상 편이가

은 43.2°이고 위상 지연

가 50.4° 임을 알 수 있다. 따라서

및

는 각각 1.8° 및 7.2°로 구할 수 있다.In the simulation, the phase shift of the delay cell is

is 43.2° and the phase delay

It can be seen that is 50.4°. thus

and

can be obtained as 1.8° and 7.2°, respectively.

주입 신호 V_INJP의 영향으로 주입 잠금 신호에 해당하는 V_1N 내지 V_4N은 스테이지 별로

만큼 지연된다.Under the influence of the injection signal V _INJP , V _1N to V _4N corresponding to the injection lock signal are

delayed as much

도 7b의 타이밍도(710)에 따르면, 주입 동기 링 발진기의 자유 발진 주파수는 2.2MHz로 설계되었으며, 약 25% 듀티 사이클을 갖는 주입 신호가 사용된다.According to the timing diagram 710 of FIG. 7B , the free oscillation frequency of the injection-locked ring oscillator is designed to be 2.2 MHz, and an injection signal having a duty cycle of about 25% is used.

시뮬레이션에서 딜레이 셀의 위상 편이

는 46.8° 이고, 위상 지연

는 39.6° 인데, 이 경우에도

및

의 값은 1.8° 와 7.2°로 나타났다.Phase shift of delay cells in simulation

is 46.8°, and the phase delay

is 39.6°, even in this case

and

The values of 1.8° and 7.2° were shown.

주입 신호 V_INJP의 영향으로 주입 잠금 신호에 해당하는 V_1N 내지 V_4N은 스테이지 별로 λ만큼 지연된다.Under the influence of the injection signal V _INJP , V _1N to V _4N corresponding to the injection lock signal are delayed by λ for each stage.

시뮬레이션 설계에서 두 번째 스테이지의 딜레이 셀의 출력을 사용하였다.The output of the delay cell of the second stage was used in the simulation design.

주입 주파수가 자유 발진 주파수보다 낮을 때 시뮬레이션 결과에 따르면 두 번째 딜레이 셀의 출력과 주입 신호의 위상차는 [수학식 5]에서 313.2 °이다.According to the simulation result when the injection frequency is lower than the free oscillation frequency, the phase difference between the output of the second delay cell and the injection signal is 313.2° in [Equation 5].

즉, 두 번째 딜레이 셀 출력의 상승 엣지는 V_INJP의 샘플링 엣지보다 46.8° 앞서 있다.That is, the rising edge of the output of the second delay cell is 46.8° ahead of the sampling edge of V _INJP .

위상차가 360° (또는 2π)보다 작기 때문에 출력은 하이 상태로 샘플링 될 수 있다.Because the phase difference is less than 360° (or 2π), the output can be sampled high.

주입 주파수가 자유 발진 주파수보다 높을 때 위상차는 [수학식 6]에서 406.8° 이다.When the injection frequency is higher than the free oscillation frequency, the phase difference is 406.8° in [Equation 6].

두 번째 딜레이 셀 출력의 상승 엣지는 V_INJP에 대해 46.8° 지연된다. 위상 차이가 360° (또는 2π)보다 크기 때문에 출력은 로우 상태로 샘플링 될 수 있다.The rising edge of the second delay cell output is delayed 46.8° with respect to V _INJP . Because the phase difference is greater than 360° (or 2π), the output can be sampled low.

도 8은 본 발명의 일실시예에 따른 저전력 FSK 복조 장치의 입출력 파형을 설명하는 도면이다.8 is a diagram illustrating input/output waveforms of a low-power FSK demodulation apparatus according to an embodiment of the present invention.

도 8은 주입 링 동기 발진기의 입출력 파형과 시간 디지털 변화기를 통해 복조된 신호 파형을 측정결과를 나타낸다.8 shows the measurement results of the input/output waveform of the injection ring synchronous oscillator and the signal waveform demodulated through the time digital changer.

도 8의 타이밍도(800)를 참고하면, 주입 동기 링 발진기의 입력 신호는 시간 디지털 변환기의 클럭 신호의 상승 엣지를 기준으로 주입 동기 링 발진기의 출력 전압 위상의 뒤짐과 앞섬에 따라 데이터 “1” 또는 데이터 “0”을 출력함으로서 데이터 복조를 수행한다.Referring to the timing diagram 800 of FIG. 8 , the input signal of the injection-locked ring oscillator is data “1” according to the lagging and leading of the output voltage phase of the injection-locked ring oscillator based on the rising edge of the clock signal of the time digital converter. Alternatively, data demodulation is performed by outputting data “0”.

따라서, 본 발명은 주입 동기 링 발진기의 입력신호가 없는 자유 발진(free running) 신호의 주파수 보다 낮은 주파수 혹은 높은 주파수 신호가 입력되면 입력신호 대비 출력신호의 위상이 앞섬과 뒤짐 현상이 발생시켜 주입 동기 링 발진기의 입력신호 대비 출력신호의 위상의 앞섬 또는 뒤짐 현상을 판단하여 "1" 과 "0"을 복원하는 저전력 FSK 복조 장치 및 방법을 제공할 수 있다.Therefore, in the present invention, when a frequency lower or higher than the frequency of a free running signal without an input signal of the injection-locked ring oscillator is input, the phase of the output signal with respect to the input signal leads and lags. It is possible to provide a low-power FSK demodulation apparatus and method for recovering "1" and "0" by determining the leading or lagging phenomenon of the phase of the output signal compared to the input signal of the ring oscillator.

이상에서 설명된 장치는 하드웨어 구성요소, 소프트웨어 구성요소, 및/또는 하드웨어 구성요소 및 소프트웨어 구성요소의 조합으로 구현될 수 있다. 예를 들어, 실시예들에서 설명된 장치 및 구성요소는, 예를 들어, 프로세서, 콘트롤러, ALU(arithmetic logic unit), 디지털 신호 프로세서(digital signal processor), 마이크로컴퓨터, FPA(field programmable array), PLU(programmable logic unit), 마이크로프로세서, 또는 명령(instruction)을 실행하고 응답할 수 있는 다른 어떠한 장치와 같이, 하나 이상의 범용 컴퓨터 또는 특수 목적 컴퓨터를 이용하여 구현될 수 있다. 처리 장치는 운영 체제(OS) 및 상기 운영 체제 상에서 수행되는 하나 이상의 소프트웨어 애플리케이션을 수행할 수 있다. 또한, 처리 장치는 소프트웨어의 실행에 응답하여, 데이터를 접근, 저장, 조작, 처리 및 생성할 수도 있다. 이해의 편의를 위하여, 처리 장치는 하나가 사용되는 것으로 설명된 경우도 있지만, 해당 기술분야에서 통상의 지식을 가진 자는, 처리 장치가 복수 개의 처리 요소(processing element) 및/또는 복수 유형의 처리 요소를 포함할 수 있음을 알 수 있다. 예를 들어, 처리 장치는 복수 개의 프로세서 또는 하나의 프로세서 및 하나의 콘트롤러를 포함할 수 있다. 또한, 병렬 프로세서(parallel processor)와 같은, 다른 처리 구성(processing configuration)도 가능하다.The device described above may be implemented as a hardware component, a software component, and/or a combination of the hardware component and the software component. For example, devices and components described in the embodiments may include, for example, a processor, a controller, an arithmetic logic unit (ALU), a digital signal processor, a microcomputer, a field programmable array (FPA), It may be implemented using one or more general purpose or special purpose computers, such as a programmable logic unit (PLU), microprocessor, or any other device capable of executing and responding to instructions. The processing device may execute an operating system (OS) and one or more software applications running on the operating system. A processing device may also access, store, manipulate, process, and generate data in response to execution of the software. For convenience of understanding, although one processing device is sometimes described as being used, one of ordinary skill in the art will recognize that the processing device includes a plurality of processing elements and/or a plurality of types of processing elements. It can be seen that can include For example, the processing device may include a plurality of processors or one processor and one controller. Other processing configurations are also possible, such as parallel processors.

실시예에 따른 방법은 다양한 컴퓨터 수단을 통하여 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능 매체에 기록될 수 있다. 상기 컴퓨터 판독 가능 매체는 프로그램 명령, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다. 상기 매체에 기록되는 프로그램 명령은 실시예를 위하여 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨어 당업자에게 공지되어 사용 가능한 것일 수도 있다. 컴퓨터 판독 가능 기록 매체의 예에는 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체(magnetic media), CD-ROM, DVD와 같은 광기록 매체(optical media), 플롭티컬 디스크(floptical disk)와 같은 자기-광 매체(magneto-optical media), 및 롬(ROM), 램(RAM), 플래시 메모리 등과 같은 프로그램 명령을 저장하고 수행하도록 특별히 구성된 하드웨어 장치가 포함된다. 프로그램 명령의 예에는 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드를 포함한다. 상기된 하드웨어 장치는 실시예의 동작을 수행하기 위해 하나 이상의 소프트웨어 모듈로서 작동하도록 구성될 수 있으며, 그 역도 마찬가지이다.The method according to the embodiment may be implemented in the form of program instructions that can be executed through various computer means and recorded in a computer-readable medium. The computer-readable medium may include program instructions, data files, data structures, etc. alone or in combination. The program instructions recorded on the medium may be specially designed and configured for the embodiment, or may be known and available to those skilled in the art of computer software. Examples of the computer-readable recording medium include magnetic media such as hard disks, floppy disks and magnetic tapes, optical media such as CD-ROMs and DVDs, and magnetic such as floppy disks. - includes magneto-optical media, and hardware devices specially configured to store and execute program instructions, such as ROM, RAM, flash memory, and the like. Examples of program instructions include not only machine language codes such as those generated by a compiler, but also high-level language codes that can be executed by a computer using an interpreter or the like. The hardware devices described above may be configured to operate as one or more software modules to perform the operations of the embodiments, and vice versa.

소프트웨어는 컴퓨터 프로그램(computer program), 코드(code), 명령(instruction), 또는 이들 중 하나 이상의 조합을 포함할 수 있으며, 원하는 대로 동작하도록 처리 장치를 구성하거나 독립적으로 또는 결합적으로(collectively) 처리 장치를 명령할 수 있다. 소프트웨어 및/또는 데이터는, 처리 장치에 의하여 해석되거나 처리 장치에 명령 또는 데이터를 제공하기 위하여, 어떤 유형의 기계, 구성요소(component), 물리적 장치, 가상 장치(virtual equipment), 컴퓨터 저장 매체 또는 장치, 또는 전송되는 신호 파(signal wave)에 영구적으로, 또는 일시적으로 구체화(embody)될 수 있다. 소프트웨어는 네트워크로 연결된 컴퓨터 시스템 상에 분산되어서, 분산된 방법으로 저장되거나 실행될 수도 있다. 소프트웨어 및 데이터는 하나 이상의 컴퓨터 판독 가능 기록 매체에 저장될 수 있다.Software may comprise a computer program, code, instructions, or a combination of one or more thereof, which configures a processing device to operate as desired or is independently or collectively processed You can command the device. The software and/or data may be any kind of machine, component, physical device, virtual equipment, computer storage medium or apparatus, to be interpreted by or to provide instructions or data to the processing device. , or may be permanently or temporarily embody in a transmitted signal wave. The software may be distributed over networked computer systems and stored or executed in a distributed manner. Software and data may be stored in one or more computer-readable recording media.

이상과 같이 실시예들이 비록 한정된 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.As described above, although the embodiments have been described with reference to the limited drawings, various modifications and variations are possible by those skilled in the art from the above description. For example, the described techniques are performed in an order different from the described method, and/or the described components of the system, structure, apparatus, circuit, etc. are combined or combined in a different form than the described method, or other components Or substituted or substituted by equivalents may achieve an appropriate result.

그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.Therefore, other implementations, other embodiments, and equivalents to the claims are also within the scope of the following claims.

100: 저전력 FSK 복조 장치
110: 리미터 120: 펄스 폭 제어기
130: 주입 동기 링 발진기 140: 시간 디지털 변환기100: low power FSK demodulator
110: limiter 120: pulse width controller
130: injection-locked ring oscillator 140: time digital converter

Claims

An injection-locked ring oscillator-based low-power FSK demodulator comprising:
an injection-locked ring oscillator for generating a phase change of an output signal versus an input signal according to whether an injection locking input signal based on a pulse width-controlled intermediate frequency signal is present, and outputting a plurality of signals in which the generated phase change is reflected for each stage; and
and a time digital converter that samples any one of the plurality of signals and restores data based on the phase change,
time digital converter
If the delay cell related to the sampled signal is an even-numbered delay cell among a plurality of delay cells, the total phase difference between the sampling edge of the injection lock input signal and the rising edge of the output of the k-th delay cell output of the even-numbered delay cell is kπ to restore the data to a low state or a high state,
When the total phase difference between the sampling edge of the injection lock input signal and the rising edge of the output of the k-th delay cell among the even-numbered delay cells is greater than kπ, the data is restored to the low state;
When the total phase difference between the sampling edge of the injection lock input signal and the rising edge of the output of the k-th delay cell among the even-numbered delay cells is less than kπ, the data is restored to the high state.
Low power FSK demodulator.

According to claim 1,
The injection-locked ring oscillator is
When the injection lock input signal having a frequency lower or higher than the frequency of the free oscillation signal without the injection lock input signal is applied, the phase change including a phenomenon that the phase of the output signal with respect to the input signal leads or lags characterized by creating
Low power FSK demodulator.

3. The method of claim 2,
The injection-locked ring oscillator is
When the high state of the injection lock input signal overlaps the rising edge of the free oscillation signal, the phase of the output signal is delayed by the amount of time that the high state of the injection lock input signal and the free oscillation signal overlap.
Low power FSK demodulator.

3. The method of claim 2,
The injection-locked ring oscillator is
When the high state of the injection lock input signal and the falling edge of the free oscillation signal overlap, the phase of the output signal is pulled by the amount of time that the falling edge of the injection lock input signal and the free oscillation signal overlap.
Low power FSK demodulator.

3. The method of claim 2,
The injection-locked ring oscillator is
When the high state of the injection lock input signal and the high state of the free oscillation signal overlap, the phase of the output signal is delayed by the amount of time that the high state of the injection lock input signal and the free oscillation signal overlap.
Low power FSK demodulator.

3. The method of claim 2,
The injection-locked ring oscillator is
When the high state of the injection lock input signal and the high state of the free oscillation signal do not overlap, the phase of the output signal is maintained as the phase of the free oscillation signal.
Low power FSK demodulator.

3. The method of claim 2,
The injection-locked ring oscillator is
When the injection lock input signal having a frequency lower or higher than the frequency of the free oscillation signal without the injection lock input signal is applied, π/N±θ is added for each stage to the generated phase change, and the π/N Outputting the plurality of signals having a phase difference of ±θ
Low power FSK demodulator.

3. The method of claim 2,
The injection-locked ring oscillator is
When outputting at the frequency of the free oscillation signal, a plurality of signals having a phase delay of π/N for each stage are output.
Low power FSK demodulator.

According to claim 1,
The injection-locked ring oscillator is
Including a plurality of delay cells, characterized in that outputting a plurality of signals for each stage related to the number of the included plurality of delay cells
Low power FSK demodulator.

delete

According to claim 1,
The time digital converter is
When the delay cell related to the sampled signal is an odd-numbered delay cell among the plurality of delay cells, the total phase difference between the sampling edge of the injection lock input signal and the rising edge of the output of the k-th delay cell output of the odd-numbered delay cell is compared with kπ to restore the data to a low state or a high state
Low power FSK demodulator.

According to claim 1,
a limiter for converting the magnitude of the down-converted intermediate frequency signal; and
A pulse width controller for controlling a pulse width of the amplitude-converted intermediate frequency signal, characterized in that it further comprises
Low power FSK demodulator.

In the injection-locked ring oscillator-based low-power FSK demodulation method,
In the injection-locked ring oscillator, a phase change of an input signal versus an output signal is generated according to whether an injection lock input signal is based on an intermediate frequency signal with a controlled pulse width, and a plurality of signals in which the generated phase change is reflected for each stage are output. to do; and
In a time digital converter, sampling any one of the plurality of signals, and restoring data based on the phase change,
The step of sampling any one of the plurality of signals and restoring data based on the phase change comprises:
When the delay cell related to the sampled signal is an even-numbered delay cell among a plurality of delay cells included in the injection-locked ring oscillator, the sampling edge of the injection-locked input signal and the k-th delay cell output of the even-numbered delay cell restoring the data to a low state or a high state by comparing the total phase difference between rising edges with kπ;
When the total phase difference between the sampling edge of the injection lock input signal and the rising edge of the output of the k-th delay cell among the even-numbered delay cells is greater than kπ, the data is restored to the low state;
and restoring the data to a high state when the total phase difference between the sampling edge of the injection lock input signal and the rising edge of the output of the k-th delay cell among the even-numbered delay cells is less than kπ.
Low-power FSK demodulation method.

14. The method of claim 13,
The step of generating a phase change of an input signal versus an output signal according to whether or not there is an injection lock input signal based on the intermediate frequency signal of which the pulse width is controlled includes:
When the injection lock input signal having a frequency lower or higher than the frequency of the free oscillation signal without the injection lock input signal is applied, the phase change including a phenomenon that the phase of the output signal with respect to the input signal leads or lags comprising the step of creating
Low-power FSK demodulation method.

delete

14. The method of claim 13,
The step of sampling any one of the plurality of signals and restoring data based on the phase change comprises:
When the delay cell related to the sampled signal is an odd-numbered delay cell among the plurality of delay cells, the total phase difference between the sampling edge of the injection lock input signal and the rising edge of the output of the k-th delay cell output of the odd-numbered delay cell and restoring the data to a low state or a high state by comparing
Low-power FSK demodulation method.