KR100470549B1

KR100470549B1 - Video input pin reducing device of image signal processing system

Info

Publication number: KR100470549B1
Application number: KR10-2002-0043714A
Authority: KR
Inventors: 이효승
Original assignee: (주)네오와인
Priority date: 2002-07-24
Filing date: 2002-07-24
Publication date: 2005-03-10
Also published as: KR20040009696A

Abstract

본 발명은 영상 신호처리 ASIC 에 있어서 다수개의 비디오 디코더 장착시 문제점인 입력핀 증가를 해결하기 위한 장치 및 방법에 관한 것이다. 본 발명은 상대적으로 고속인 클럭과 먹스 방식을 이용하여 경제적인 시스템을 구현하였다.The present invention relates to an apparatus and method for solving an input pin increase, which is a problem in mounting a plurality of video decoders in an image signal processing ASIC. The present invention implements an economical system using a relatively high speed clock and mux method.

Description

Video input pin reducing device of image signal processing system

본 발명은 영상신호처리시스템의 비디오 입력핀 절감장치에 관한 것으로서, 특히 CCTV 용 비디오 시스템 또는 다수개의 비디오 디코더를 사용하여 각각의 디코더 인터페이스 핀 증가에 따른 비용의 증가를 줄이기 위한 기술이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a video input pin reduction device of an image signal processing system, and more particularly, a technique for reducing an increase in cost according to an increase of each decoder interface pin by using a CCTV video system or a plurality of video decoders.

종래에는 시스템 외부에 비디오 디코더를 탑재할 경우 각각의 비디오 디코더 마다 최소 9개의 입력핀이 필요하다. 즉, 각 채널의 수가 16개인 경우 9×16 = 144개의 입력핀이 소요되는데 이는 시스템의 핀 수를 급격하게 증가시키는 요인이 된다. 특히, 반도체 패키지에서 핀 수가 240개를 넘게 되면 BGA 타입으로 패키지를 만들게 되는데 이는 시스템 구현비용을 급격하게 증가시키는 원인이 된다. 반드시 16채널이 아니라도 외부에 다수개의 디코더를 외장할 경우에도 동일한 문제점이 발생한다.Conventionally, when a video decoder is mounted outside a system, at least nine input pins are required for each video decoder. In other words, when 16 channels are used, 9 × 16 = 144 input pins are required, which causes a sharp increase in the number of pins in the system. In particular, if the number of pins in the semiconductor package exceeds 240, the package is made of BGA type, which causes a sharp increase in system implementation cost. The same problem occurs when a plurality of decoders are externally provided even though they are not necessarily 16 channels.

구체적인 종래의 기술을 도 1을 참조하여 설명하면, 종래의 장치에서 각각의 디코더는 클럭 1 핀과 데이터 8 핀 의 입력신호가 필요하다.A specific conventional technique will be described with reference to FIG. 1. In the conventional apparatus, each decoder needs an input signal of clock 1 pin and data 8 pin.

도 1에 있어서, 비디오 디코더(1)(2)(3)(4)는 디지털 영상신호처리 시스템(5)(예를 들어, ASIC) 외부에 탑재되어 아날로그 콤포지트 혹은 컴포넌트 신호를 디지털 데이터로 변환하는 장치이다.1, the video decoders 1, 2, 3, 4 are mounted outside the digital video signal processing system 5 (e.g., ASIC) to convert analog composite or component signals into digital data. Device.

도 1에 있어서, 각각의 디코더(1)(2)(3)(4)마다 9개의 핀을 할당하면 입력단에서 4개의 디코더가 소요되는 경우 4×9 = 36개의 입력핀을 필요로 하며, 상기 디코더의 개수가 증가할수록 소요되는 입력핀과 이에 수반되는 전원 핀들의 숫자가 선형으로 증가한다.In FIG. 1, assigning 9 pins to each decoder (1) (2) (3) (4) requires 4 × 9 = 36 input pins when four decoders are required at the input stage. As the number of decoders increases, the number of input pins and the accompanying power supply pins increases linearly.

따라서, 종래에는 이러한 핀 수 증가를 해결하기 위하여 반도체 외관(Package)을 QFP 타입에서 BGA 타입으로 바꾸는 등의 작업을 하였다. 그러나, BGA 타입을 사용하게 되면 필연적으로 반도체 패키지 비용이 2배 이상 증가한다. Therefore, conventionally, in order to solve such an increase in the number of pins, an operation such as changing a semiconductor package from a QFP type to a BGA type was performed. However, the use of the BGA type inevitably doubles the cost of semiconductor packages.

또한, 상기 반도체를 탑재하기 위한 인쇄회로기판(PCB)을 QFP 타입에 비하여 다층으로 형성할 수밖에 없다. 이 경우 PCB 제작비가 기하급수적으로 증가하게 되어 경제적인 시스템 구현에 장애가 된다. In addition, compared to the QFP type, a printed circuit board (PCB) for mounting the semiconductor is inevitably formed in multiple layers. In this case, PCB manufacturing costs increase exponentially, which impedes economic system implementation.

또한, 각 핀 1 개가 증가할 때마다 각 핀에 대한 테스트 비용, PCB 실장 비용, 반도체 제작비용이 증가하는 문제가 발생한다.In addition, as each pin increases, test costs, PCB mounting costs, and semiconductor manufacturing costs for each pin increase.

따라서, 본 발명은 상기와 같은 종래의 문제점을 개선하기 위하여 이루어진 것으로서, 본 발명의 목적은 CCTV 등 영상처리장치에서 입력단에 비디오 디코더 입력을 사용하는 경우, 입출력 핀 수를 절감시키기 위하여 비디오 디코더보다 상대적으로 빠른 고속 클럭, 컨트롤 신호 및 멀티플렉서 동작을 이용하여 외부에 사용되는 핀 수를 절감시키도록 한 영상신호처리시스템의 비디오 입력핀 절감장치를 제공하는데 있다.Accordingly, the present invention has been made to improve the above-mentioned conventional problems, and an object of the present invention is to use the video decoder input at the input terminal in an image processing apparatus such as CCTV, in order to reduce the number of input and output pins relative to the video decoder To reduce the number of pins used externally by using fast high-speed clock, control signal and multiplexer operation, the video input pin reduction device of the video signal processing system is provided.

상기 목적을 달성하기 위한 본 발명의 영상신호처리시스템의 비디오 입력핀 절감장치는, CCTV 시스템의 화면분할기와 같이 다수개의 비디오 디코더의 데이터와 클럭신호를 입력받는 디지털 영상신호처리시스템에 있어서, 카메라로부터 공급되는 아날로그 신호를 디지털 신호로 변환하도록 비디오 영상신호처리장치 외부에 장착된 비디오 디코더; 상기 비디오 디코더로부터 출력되는 클럭신호 및 데이터신호를 외부로 입출력되는 핀의 숫자가 감소되도록 상기 신호보다 빠른 클럭 속도로 멀티플렉싱하는 디코더 멀티플렉서; 및 상기 디코더 멀티플렉서의 공통의 출력포트를 통해 출력되는 신호를 입력받아 다시 원래의 채널신호로 분리하여 주는 디코더 디멀티플렉서로 구성된 것을 특징으로 한다.In order to achieve the above object, a video input pin reduction device of a video signal processing system of the present invention is a digital video signal processing system that receives data and clock signals of a plurality of video decoders, such as a screen splitter of a CCTV system, from a camera. A video decoder mounted outside the video image signal processing apparatus to convert the supplied analog signal into a digital signal; A decoder multiplexer for multiplexing the clock and data signals output from the video decoder at a faster clock speed than the signal so that the number of pins input and output to the outside is reduced; And a decoder demultiplexer that receives a signal output through a common output port of the decoder multiplexer and separates the signal into an original channel signal.

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이하, 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2는 본 발명의 실시예에 따른 영상신호처리시스템 구성도, 도 3은 본 발명의 신호처리도이다.2 is a configuration diagram of a video signal processing system according to an exemplary embodiment of the present invention, and FIG. 3 is a signal processing diagram of the present invention.

도 2에 있어서, 비디오 디코더(6)(7)(8)(9)는 비디오 영상신호처리장치 외부에 장착된다.In Fig. 2, video decoders 6, 7, 8 and 9 are mounted outside the video image signal processing apparatus.

상기 비디오 디코더(6)(7)(8)(9)는 카메라 등에서 공급된 아날로그 신호를 디지털 신호로 변환하여 출력하는 역할을 한다.The video decoders 6, 7, 8, and 9 convert analog signals supplied from cameras into digital signals and output them.

상기 비디오 디코더(6)(7)(8)(9)로부터 출력되는 도 3b, 도 3d, 도 3f 및 도 3h에 도시된 바와 같은 클럭신호(Clock A, Clock B, Clock C, Clock D)는 각 아날로그 신호를 디지털 신호로 변환한 경우 각 채널에 대응하는 클럭신호이다.The clock signals Clock A, Clock B, Clock C, and Clock D as shown in FIGS. 3B, 3D, 3F, and 3H output from the video decoders 6, 7, 8, and 9 are When each analog signal is converted into a digital signal, it is a clock signal corresponding to each channel.

또한, 비디오 디코더(6)(7)(8)(9)로부터 출력되는 데이터(Data A, Data B, Data C, Data D)는 상기 클럭신호에 따른 디지털 출력 데이터로서 도 2b, 도 3d, 도 3f 및 도 3h의 데이터와 일치한다.In addition, the data (Data A, Data B, Data C, Data D) output from the video decoders 6, 7, 8, and 9 are digital output data corresponding to the clock signal. Coincides with the data in 3f and 3h.

디코더 멀티플렉서(Decoder Mux)(10)는 상기 비디오 디코더(6)(7)(8)(9)로부터 출력되는 클럭신호 및 데이터신호를 도 3a에 도시된 바와 같이 상기 신호보다 빠른 클럭 속도(신호주기가 짧고 주파수가 높은 클럭신호)로 멀티플렉싱하여 공통 출력포트(Data A, B, C, D)를 통해 디코더 디멀티플렉서(11)로 출력한다.The decoder multiplexer (Decoder Mux) 10 has a clock speed (signal period) higher than that of the signal as shown in FIG. 3A for clock signals and data signals output from the video decoders 6, 7, 8, and 9. Is multiplexed to a short and high frequency clock signal and output to the decoder demultiplexer 11 through the common output ports Data A, B, C, and D.

디코더 디멀티플렉서(Decoder DeMux)(11)는 상기 디코더 멀티플렉서(10)의 출력신호를 입력받아 다시 원래의 채널신호(Data A', B', C', D')로 분리하여 주는 신호처리장치이다.The decoder demultiplexer 11 is a signal processing apparatus that receives an output signal of the decoder multiplexer 10 and separates it into original channel signals Data A ', B', C ', and D'.

상기 디코더 멀티플렉서(10)와 디코더 디멀티플렉서(11)간에 입출력되는 신호(Control, 도 3j에 도시된 status, 도 3k에 도시된 Data A, B, C, D)는 부품간에 인터페이스되는 부분이다. 상기 부분은 부품간에 입출력되는 부분이므로 상기 비디오 디코더(6)(7)(8)(9)의 출력신호를 위한 핀 수에 비하여 인터페이스 핀이 소요된다.Signals input and output between the decoder multiplexer 10 and the decoder demultiplexer 11 (Control, status shown in FIG. 3J, Data A, B, C, D shown in FIG. 3K) are parts that are interfaced between components. Since the part is a part input / output between components, an interface pin is required as compared to the number of pins for the output signal of the video decoders 6, 7, 8, and 9.

디코더 디멀티플렉서(11)로부터 출력되는 신호(Data A', Data B', Data C', Data D')는 다시 원래의 채널신호로 구성되는 신호이다.The signals Data A ', Data B', Data C ', and Data D' output from the decoder demultiplexer 11 are signals composed of original channel signals.

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상술한 바와 같이 본 발명의 영상신호처리시스템은 비디오 디코더보다 상대적으로 빠른 고속 클럭과 컨트롤 신호와 멀티플렉서 동작을 이용하여 외부에 사용되는 핀 수를 절감시킬 수 있는 효과가 있다.As described above, the video signal processing system of the present invention can reduce the number of pins used externally by using a high speed clock, a control signal, and a multiplexer operation that is relatively faster than a video decoder.

도 1은 종래의 영상신호처리시스템 구성도.1 is a block diagram of a conventional video signal processing system.

도 2는 본 발명의 실시예에 따른 영상신호처리시스템 구성도.2 is a block diagram of a video signal processing system according to an exemplary embodiment of the present invention.

도 3은 본 발명의 신호처리도.3 is a signal processing diagram of the present invention.

* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

6, 7, 8, 9 ------ 비디오 디코더 10 ------ 디코더 멀티플렉서6, 7, 8, 9 ------ Video Decoder 10 ------ Decoder Multiplexer

11 ------ 디코더 디멀티플렉서11 ------ Decoder Demultiplexer

Claims

In a digital video signal processing system that receives data and clock signals of a plurality of video decoders, such as a screen splitter of a CCTV system,

Video decoders (6) (7) (8) (9) mounted outside the video image signal processing apparatus to convert analog signals supplied from the camera into digital signals;

A decoder multiplexer (10) for multiplexing the clock and data signals output from the video decoders (6), (7), (8) (9) at a faster clock speed than the signal so that the number of pins input and output to the outside is reduced; And

And a decoder demultiplexer (11) for receiving a signal output through a common output port of the decoder multiplexer (10) and separating the signal into an original channel signal.

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