KR100470169B1 - Sense Amplifiers in Semiconductor Memory Devices - Google Patents
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Abstract
본 발명은 반도체 메모리 소자의 전류미러 센스증폭기에 관한 것이다. 본 발명의 센스증폭기는, 센스증폭기가 인에이블될 때 매우 적은 차이의 입력전압으로 인해 센스증폭기의 오동작을 방지하기 위한 것이다. 본 발명의 센스 증폭기는 NMOS 크로스 커플된 래치회로를 이용한 제1 단 센스증폭기를 구비하여 제2 단 센스증폭기의 입력 전압이 Vt 이하로 강하되는 것을 방지하도록 한다. 또한, 센스증폭기의 인에이블시 잡음에 의한 영향을 최소화하기 위해 제1 단 센스증폭기의 출력을 Vcc 레벨로 프리차지 하는 수단을 포함하며, 센스증폭기가 데이터 하이를 증폭할 때와 데이터 로우를 증폭할 때의 전달 시간이 달라지는 비대천성을 해소하기 위해 제2 단 센스증폭기의 다른 한 쪽 출력을 주로 센스하는 전류미러형 논리 회로를 포함하며, 센스증폭기의 인에이블시의 잡음에 의한 영향을 최소화하기 위해 제3 단 센스증폭기의 출력을 Vcc 레벨로 프리차지하는 수단을 포함한다.The present invention relates to a current mirror sense amplifier of a semiconductor memory device. The sense amplifier of the present invention is intended to prevent malfunction of the sense amplifier due to a very small difference in input voltage when the sense amplifier is enabled. The sense amplifier of the present invention includes a first stage sense amplifier using an NMOS cross coupled latch circuit to prevent the input voltage of the second stage sense amplifier from dropping below Vt. Also included are means for precharging the output of the first stage sense amplifier to a Vcc level in order to minimize the effect of noise on enabling the sense amplifier, and when the sense amplifier amplifies data high and amplifies data low. It includes a current mirror logic circuit that mainly senses the other output of the second stage sense amplifier in order to solve the non-nativeness in which the propagation time is different, and to minimize the influence of noise in enabling the sense amplifier. Means for precharging the output of the third stage sense amplifier to a Vcc level.
Description
본 발명은 반도체 메모리 소자의 전류미러 센스증폭기에 관한 것이다.The present invention relates to a current mirror sense amplifier of a semiconductor memory device.
종래의 저 전압(Vcc) SRAM에 사용된 전류미러형 센스증폭기는 도1에 도시된바와 같다. 즉, 제1 센스증폭기는 데이터 버스 라인(db 및 dbb)에 연결되어 비트 라인의 전압을 1차로 증폭한다. 그후 제2 단 센스증폭기는 제1 센스증폭기에서 1차 증폭된 출력 전압을 2차로 증폭하여 최종적으로 출력하는 방식을 채택하였다.The current mirror type sense amplifier used in the conventional low voltage (Vcc) SRAM is as shown in FIG. That is, the first sense amplifier is connected to the data bus lines db and dbb to amplify the voltage of the bit line first. Then, the second stage sense amplifier adopts a method of finally amplifying the output voltage amplified first by the first sense amplifier to the second and finally outputting.
즉, 제1 센스증폭기(11 및 12)는, 제어신호(pse1)에 인에이블되는 두개의 전류미러로 이루어져 각각 하나의 출력을 형성하며, 하나의 전류미러로 이루어진 제2 센스증폭기는 상기 제1 및 제2 단 센스증폭기(11 및 12)에서 증폭된 데이터를 다시 센스 증폭하여 출력단으로 데이터를 출력하도록 구성되어 있다. 또한, 상기 출력단은 제2 센스증폭기를 인에이블 시키는 동일한 제어신호(pse2)에 응답하는 프리차지회로(15)에 의해 출력단이 프리차지된다. 한편, 상기 센스증폭기(11 및 12)의 두 출력단은 인에이블 신호(pse1)의 제어를 받아, 이들 두 출력단의 전압을 동일하게 만드는 이퀄라이징부(13)에 의해 이퀄라이징 동작이 수행된다. 도3a 내지 도3d는 종래의 전류미러 센스 회로의 출력 파형을 도시하고 있다.That is, each of the first sense amplifiers 11 and 12 includes two current mirrors, each of which is enabled for the control signal pse1 to form one output, and the second sense amplifier including one current mirror includes the first sense amplifier. And sense amplify the data amplified by the second stage sense amplifiers 11 and 12 again and output the data to the output stage. The output stage is also precharged by a precharge circuit 15 that responds to the same control signal pse2 that enables the second sense amplifier. Meanwhile, the two output terminals of the sense amplifiers 11 and 12 are controlled by the enable signal pse1, and the equalizing operation is performed by the equalizing unit 13 which makes the voltages of the two output terminals the same. 3A to 3D show the output waveforms of the conventional current mirror sense circuit.
상기 동일한 구성으로 이루어진 전류미러는 이미 공지의 기술로서, 전원전압에 연결된 PMOS트랜지스터(MP1 및 MP2)와 두 데이터 버스 라인(db 및 dbb) 각각에 게이트가 연결된 두개의 NMOS트랜지스터(MN1 및 MN2)를 구비하고 있다. 한편, 각 전류미러는 센스증폭기를 인에이블 시키는 제어신호(pse1)에 의해 NMOS트랜지스터(MN5)가 온/오프됨으로써 센싱동작이 선택적으로 이루어지게 된다. 또한, 도1에 도시된 바와 같이, 제1 및 제2 센스증폭기(11 및 12)를 구성하는 각 전류미러는 제3 센스증폭기에 비해 NMOS트랜지스터(MN3및 MN4)를 추가로 구비하고 있다.The current mirror having the same configuration is a well-known technique. PMOS transistors MP1 and MP2 connected to a power supply voltage and two NMOS transistors MN1 and MN2 having gates connected to the two data bus lines db and dbb, respectively, are provided. Equipped. Meanwhile, in each current mirror, the sensing operation is selectively performed by turning on / off the NMOS transistor MN5 by the control signal pse1 for enabling the sense amplifier. In addition, as shown in FIG. 1, each current mirror constituting the first and second sense amplifiers 11 and 12 further includes NMOS transistors MN3 and MN4 as compared to the third sense amplifier.
그러나, 종래의 센스증폭기는 제2 단 센스증폭기가 비대칭으로 구성되어 있어서, 데이터 하이(high)와 데이터 로우(low)의 전달 속도에 차이가 발생되어 출력버퍼와 센스증폭기의 타이밍을 최적화 시키는데 어려움이 발생하는 문제점이 있다.However, in the conventional sense amplifier, since the second stage sense amplifier is asymmetrically configured, a difference occurs in the transfer speed of the data high and the data low, which makes it difficult to optimize the timing of the output buffer and the sense amplifier. There is a problem that occurs.
또한, 저 전압(Vcc) 영역에서는 비트라인 발생 시간이 길어지는 현상이 있으므로 속도를 개선하기 위해서는, 보다 적은 데이터 버스 라인 전압차(△db)에 의해서도 센스가 가능한 센스증폭기가 필요하게 된다. 종래의 센스증폭기는 △db가 100mV 이상일 때는 도3a 및 도3b에서와 같이 90℃ 와 -40℃ 에서 차이가 거의 없다. 그러나, 속도 개선을 위해 센스증폭기 인에이블 신호(pse)를 70ns에서 40ns 빠르게 인에이블시켜 △4db가 25mV 정도일 때는 도3c 및 도3d에서와 같이 센스증폭기의 최종 출력이 90℃와 -40℃에서 15ns 이상의 지연이 발생하는 문제점이 있다. 따라서 종래의 센스증폭기는 개선이 필요하게 된다.In addition, since the bit line generation time is long in the low voltage Vcc region, in order to improve the speed, a sense amplifier capable of sensing even with a smaller data bus line voltage difference Δdb is required. Conventional sense amplifiers have little difference at 90 ° C and -40 ° C as shown in FIGS. 3A and 3B when Δdb is 100 mV or more. However, in order to improve the speed, the sense amplifier enable signal (pse) is quickly enabled from 70ns to 40ns, and when △ 4db is about 25mV, the final output of the sense amplifier is 15ns at 90 ℃ and -40 ℃ as shown in FIGS. There is a problem that the above delay occurs. Therefore, the conventional sense amplifier needs to be improved.
상기 문제점을 해결하기 위하여 제안된 본 발명은, 저전압에서의 센싱능력을 향상시킴과 동시에 온도 변화에 대해서는 매우 짧은 지연시간을 갖도록 함으로써 소자의 안정적 동작과 속도를 향상시키는 센스증폭기를 제공하는데 그 목적이 있다.The present invention proposed to solve the above problems is to provide a sense amplifier that improves the sensing ability at low voltage and at the same time have a very short delay time for temperature changes to improve the stable operation and speed of the device. have.
또한, 본 발명은 하이 및 로우 데이터 전달 시간의 차이를 방지함으로써 소자의 안정적 동작을 이룰 수 센스증폭기를 제공하는데 그 목적이 있다.In addition, an object of the present invention is to provide a sense amplifier that can achieve a stable operation of the device by preventing the difference between the high and low data transfer time.
본 발명은, 반도체 메모리 소자의 데이터 판독을 위한 센스증폭기와 출력 버퍼의 타이밍 최적화를 이루고, 데이터 하이 및 데이터 로우의 전달 속도 차이를 줄이기 위해서 제2 단 센스증폭기에 전류미러회로를 부가하고, 제3 단 센스증폭기의 출력이 하이로 이퀄라이즈된 상태에서 센스를 시작하기 위해 이퀄라이징 수단을 추가하였으며, 속도 개선을 위해 센스증폭기의 입력이 매우 작아지는 경우에 온도 변화에 의한 센스증폭기 특성 변화를 줄이기 위해 크로스 커플된 래치회로를 부가하였다.The present invention provides timing optimization of a sense amplifier and an output buffer for reading data of a semiconductor memory device, and adds a current mirror circuit to a second stage sense amplifier in order to reduce the difference in transfer rates of data high and data low, and However, an equalizing means was added to start the sense when the output of the sense amplifier was equalized to high.In order to improve the speed, when the input of the sense amplifier becomes very small, the cross is reduced to reduce the change of the sense amplifier characteristics due to the temperature change. A coupled latch circuit was added.
상기 목적을 달성하기 위하여 본 발명의 일 측면에 따르면, 차동 데이터 버스 라인의 전압차를 센스 증폭하는 NMOS 크로스 커플된 래치형 제1 센스 증폭부; 상기 제1 센스 증폭부의 출력을 입력받아 입력된 두 전압차를 센스 증폭하는 전류미러형 제2 센스 증폭부; 및 상기 제2 센스 증폭부의 출력을 입력받아 입력된 두 전압차를 센스 증폭하는 전류미러형 제3 센스 증폭부를 구비하는 반도체 메모리 소자의 센스증폭기가 제공된다.According to an aspect of the present invention to achieve the above object, an NMOS cross-coupled latch type first sense amplifier for sense amplifying the voltage difference of the differential data bus line; A current mirror type second sense amplifier configured to receive an output of the first sense amplifier and sense amplify two input voltage differences; And a current mirror-type third sense amplifier configured to receive an output of the second sense amplifier and sense amplify the two input voltage differences.
이하 본 발명의 바람직한 실시예를 첨부된 도면 도2를 참조하여 상세히 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도2는 본 발명의 센스증폭기 구성을 도시한 것으로, 동일 구성에 대해서는 도1과 동일한 도면부호를 사용하였다. 도1에 도시된 종래의 센스증폭기에 비해 도2에 도시된 본 발명의 센스증폭기는 3단의 센싱회로로 구성되어 있으며, 최종 센싱단은 대칭 구조의 두 전류미러로 구성되어 있음을 알 수 있다. 또한, 데이터 버스라인의 전압차를 최초로 센스 증폭하는 센스증폭기(21)는 NMOS 크로스 커플된 래치형으로 구성되어 있으며, 이 래치회로를 인에이블 시키는 인에이블 신호(pse3)에 응답하여 두 출력단이 이퀄라이즈되도록 이퀄라이징부(24)가 구성되어 있다. 즉, 이 이퀄라이징부(24)는 센스증폭기의 출력을 Vcc 레벨로 프리차지 함으로써 센스증폭기 인에이블시 잡음에 의한 영향을 최소화할 수 있다.FIG. 2 shows the structure of the sense amplifier of the present invention, in which the same reference numerals as in FIG. 1 are used. Compared to the conventional sense amplifier shown in FIG. 1, the sense amplifier of the present invention shown in FIG. 2 is composed of three stages of sensing circuits, and the final sensing stage is composed of two current mirrors having a symmetrical structure. . In addition, the sense amplifier 21, which first sense-amplifies the voltage difference of the data bus line, is configured as a NMOS cross-coupled latch type, and the two output stages are equalized in response to the enable signal pse3 that enables the latch circuit. The equalizing part 24 is comprised so that it may rise. That is, the equalizing unit 24 may minimize the influence of noise at the time of enabling the sense amplifier by precharging the output of the sense amplifier to the Vcc level.
상기 센스증폭기(21)의 두 출력(sa2lo, sa2lob)은, 두개의 대칭구조의 두 전류미러로 구성된 센스증폭기(11 및 12)에 각각 입력되어 다시 센싱되고, 상기 센스증폭기(11 및 12)의 각 출력(sa22o, sa22ob)은 제3단의 센스증폭기(14 및 22)로 입력되어 제2단의 센스증폭기와 동일한 동작에 의해 데이터가 연속적으로 센스증폭되게 된다.The two outputs sa2lo and sa2lob of the sense amplifiers 21 are input to sense amplifiers 11 and 12 respectively composed of two current mirrors having two symmetrical structures, and are sensed again. Each of the outputs sa22o and sa22ob is input to the sense amplifiers 14 and 22 of the third stage so that data is sense-amplified continuously by the same operation as the sense amplifiers of the second stage.
또한, 제1단의 센스증폭기(21)와 마찬가지로, 제2 및 제3단의 센스증폭기(11, 12, 14 및 22)는 각 전류미러의 인에이블 신호(pse1 및 pse2)에 응답하여 그 출력단의 전압을 동일하게 만드는 이퀄라이징부(12 및 23)에 의해 이퀄라이징 동작이 수행된다(센싱동작이 수행되지 않을 때).In addition, like the sense amplifiers 21 of the first stage, the sense amplifiers 11, 12, 14, and 22 of the second and third stages have their output stages in response to the enable signals pse1 and pse2 of the respective current mirrors. The equalizing operation is performed by the equalizing units 12 and 23 which make the voltages equal to (when the sensing operation is not performed).
도면에 도시된 바와 같이, 인에이블 신호(pse1, pse2, pse3)가 로우일때는 이퀄라이징부(24, 13 및 23)가 온 되어 각 단의 출력을 Vcc 레벨로 프리차지한다. 인에이블 신호(pse1)가 액티브되면, 이퀄라이징부(24)가 오프되고 데이터 버스 라인(db 및 dbb) 라인의 전압차가 크로스 커플된 래치회로에 의해서 증폭된다.As shown in the figure, when the enable signals pse1, pse2, and pse3 are low, the equalizers 24, 13, and 23 are turned on to precharge the output of each stage to the Vcc level. When the enable signal pse1 is active, the equalizing unit 24 is turned off and the voltage difference between the data bus lines db and dbb lines is amplified by the cross-coupled latch circuit.
또한, 제1 단 센스증폭기(21)의 출력이 어느 정도 발생된 후, 제2 단과 제3단 센스증폭기를 각 단의 출력이 어느 정도 발생될 정도의 시간 간격을 두고 순차적으로 온 시키면, 센스증폭기의 최종 출력단에서는 풀 CMOS 레벨로 증폭된 출력신호(sa24o, sa24ob)를 얻을 수 있다.In addition, after the output of the first stage sense amplifier 21 is generated to some extent, and if the second stage and the third stage sense amplifiers are sequentially turned on at a time interval such that the output of each stage to some extent, the sense amplifier In the final output stage of the output signals amplified to the full CMOS level (sa24o, sa24ob) can be obtained.
종래의 센스증폭기에서, 데이터 버스 라인(db 및 dbb)의 전압차가 25mV 정도의 적은 차이를 가지게 되면, 제1 단 센스증폭기에서 인식하기 어렵기 때문에, 전류가 증가하는 -40℃의 온도 조건에서는 제1 단 센스증폭기의 출력 신호(sa2lo 및 sa21ob)가 매우 낮은 전압 (약 0.5V 근처)까지 떨어지게 된다. 따라서, 제2 단 센스증폭기 입력부의 NMOS 트랜지스터를 턴 온 시킬 만큼 높은 전압에 이를 때까지는 센스증폭기 출력이 지연되게 된다.In the conventional sense amplifiers, if the voltage difference between the data bus lines db and dbb has a small difference of about 25 mV, since the first stage sense amplifiers are difficult to recognize, the temperature difference of −40 ° C. at which the current increases increases The output signals (sa2lo and sa21ob) of the single stage sense amplifiers fall to very low voltages (around 0.5V). Therefore, the output of the sense amplifier is delayed until a voltage high enough to turn on the NMOS transistor of the second stage sense amplifier input unit.
이를 해결하기 위해서, 본 발명에서는 제1 단 센스증폭기를 NMOS 크로스 커플된 래치회로로 구성하여 부가함으로써, 데이터 버스 라인(db 및 dbb)의 전압을 증폭하는 동시에 제2 단 센스증폭기(종래 센스 증폭기의 제1단)의 출력이 Vcc-Vtn 이하로 떨어지지 않도록 하여 -40℃와 90℃의 온도 조건하에서 전달 특성의 차이가 작아지도록 설계하였다.In order to solve this problem, the present invention configures and adds a first stage sense amplifier as an NMOS cross-coupled latch circuit, thereby amplifying the voltage of the data bus lines db and dbb, and simultaneously adding a second stage sense amplifier (a conventional sense amplifier). In order to prevent the output of the first stage) from dropping below Vcc-Vtn, the difference in the transmission characteristics was designed under the temperature conditions of -40 ° C and 90 ° C.
표1의 Vcc=1.5V에서, 온도 조건 90℃와 -40℃에서의 전달 특성을 비교한 실험치가 도시된다.At Vcc = 1.5 V in Table 1, experimental values are shown comparing the transfer characteristics at temperature conditions 90 ° C and -40 ° C.
상기 표에서와 같이, △비트 25mV에서의 90℃와 -40℃에서의 전달 지연이 16.7ns에서 1.1ns로 감소하였음을 알 수 있다.As shown in the above table, it can be seen that the propagation delay at 90 ° C. and −40 ° C. at?
또한, 종래의 센스증폭기에서 데이터 하이와 데이터 로우의 전달 속도에 차이가 발생되어 출력 버퍼와 센스증폭기의 타이밍을 최적화시키는데 어려움이 발생하는 문제점을 해결하기 위해서 제3 단 센스증폭기의 다른 한 쪽 출력을 주로 센스하는 전류미러 논리를 첨가하여, 데이터 하이와 데이터 로우의 전달 속도에 차이가 발생하지 않도록 하여 출력 버퍼와 센스증폭기의 타이밍 최적화를 가능하게 한다.In addition, in order to solve the problem that a difference occurs in the transfer speed of data high and data low in the conventional sense amplifier, it is difficult to optimize the timing of the output buffer and the sense amplifier. The addition of primarily sense current mirror logic eliminates the difference in transfer rates between data high and data low, enabling timing optimization of the output buffer and sense amplifier.
종래의 도3a 내지 도3d와 대응되는 본 발명의 출력파형이 각각 도4a 내지 도4d에 도시되어 있다. 데이터 버스 라인의 적은 전압차에서도 센스 증폭이 원활히 수행됨을 알 수 있다.The output waveforms of the present invention corresponding to the conventional FIGS. 3A to 3D are shown in FIGS. 4A to 4D, respectively. It can be seen that sense amplification is smoothly performed even at a small voltage difference of the data bus line.
이상에서 살펴본 바와 같이 본 발명은 종래 기술에 비해서 저 전압에서 센스 능력이 우수하고, 적은 입력차에 의해서 센스가 가능한 센스증폭기를 이용하여, 저 전원 전압 환경하에서도 고속으로 동작하는 것이 가능한 메모리 소자 설계가 가능해 진다.As described above, the present invention uses a sense amplifier that has excellent sense capability at low voltage and can sense by a small input difference, as compared with the prior art, and enables the memory device to be operated at high speed even in a low power supply voltage environment. Becomes possible.
도1은 종래의 전류미러 센스 회로 구성도.1 is a configuration diagram of a conventional current mirror sense circuit.
도2는 본 발명의 전류미러 센스 회로 구성도.2 is a configuration diagram of a current mirror sense circuit of the present invention.
도3a 내지 도 3d은 종래의 전류미러 센스 회로의 출력 파형을 도시한 파형도.3A to 3D are waveform diagrams showing output waveforms of a conventional current mirror sense circuit.
도4a 내지 도 4d는 본 발명에 따른 센스 회로의 출력 파형을 도시한 파형도.4A to 4D are waveform diagrams showing output waveforms of a sense circuit according to the present invention.
*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *
13, 23, 24: 이퀄라이징부13, 23, 24: equalizing unit
11, 12, 14, 22: 전류미러형 센스증폭기11, 12, 14, 22: current mirror type sense amplifier
21: 래치형 센스증폭기21: Latched Sense Amplifier
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- 1997-12-30 KR KR1019970077545A patent/KR100470169B1/en not_active IP Right Cessation
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