KR100468684B1 - 저전력출력회로 - Google Patents
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Abstract
본 발명은 저전력 출력 회로를 개시한다. 이는 입력 전압에 따라 바이어스 전류량이 가변되는 바이어스용 저항들과 트랜지스터를 구비한 차동 증폭부, 및 상기 차동 증폭부의 출력단에 연결되고 상기 입력 전압에 따라 바이어스 전류량이 가변되는 출력단 바이어스용 트랜지스터를 구비한 이미터 폴로어부로 이루어진다.
Description
본 발명은 집적 회로에 관한 것으로서, 특히 고주파수에서 낮은 소비 전력 특성을 가지는 저전력 출력 회로에 관한 것이다.
종래 기술에 있어서 고주파수 신호 처리용 집적 회로의 출력단은 입력 신호에 대한 출력 신호의 지연 특성, 출력 신호의 상승시간(Rising Time) 특성, 및 출력 신호의 하강 시간(Falling Time) 특성을 최적화하면서 동시에 낮은 소비 전력 특성을 요구한다.
도 1은 종래 기술에 의한 저전력 출력 회로이다.
상기 도 1을 참조하면, 상기 저전력 출력 회로는 이미터 결합형 차동 증폭부(1)와 이미터 폴로어부(Emitter Follower,2)가 결합된 구조이다.
상기 이미터 결합형 차동 증폭부(1)는 제 1 및 제 2 트랜지스터(Q1,Q2), 바이어스용 전류원(I1), 및 부하용인 제 1 컬렉터 저항(Rc1)으로 구성된다.
상기 제 1 트랜지스터(Q1)의 베이스에는 입력 전압(Vin)이 인가되고 상기 제 2 트랜지스터(Q2)의 베이스에는 기준 전압(Vref)이 인가되고, 상기 제 1 및 제 2 트랜지스터(Q1,Q2)의 이미터와 접지 전압(GND) 사이에는 바이어스용인 전류원(I1)이 연결된다.
상기 제 1 컬렉터 저항(Rc1)은 상기 제 1 및 제 2 트랜지스터(Q1,Q2)의 컬렉터와 전원 전압(Vcc) 사이에 각각 연결된다.
상기 이미터 폴로어부(2)는 베이스가 상기 제 1 트랜지스터(Q1)의 컬렉터에 연결된 제 3 앤피앤 트랜지스터(Q3) 및 상기 제 3 앤피앤 트랜지스터(Q3)의 이미터와 접지 전압(GND) 사이에 연결된 부하 저항(R)으로 구성된다.
상기 제 1 내지 제 3 트랜지스터(Q1,Q2,Q3)는 앤피앤(NPN) 트랜지스터이다.
출력 전압(Vout)은 상기 부하 저항(R)에 나타나는 전압으로서, 상기 출력 전압(Vout)이 논리 하이일 때의 전압 레벨을 "Vhigh"라고 할 때 상기 부하 저항(R)에는 "Vhigh/R"인 전류가 흐르고, 상기 출력 전압(Vout)이 논리 로우일 때의 전압 레벨을 "Vlow"라고 할 때 상기 부하 저항(R)에는 "Vlow/R"인 전류가 흐른다.
따라서 상기 부하 저항(R)을 통해 흐르는 전류를 감소시키기 위해서는 상기 제 2 저항(R)을 크게 설계하여야 한다.
그러나, 실제 회로에서 작은 용량성 부하가 았을 때 고주파 신호 처리에 있어 상기 출력 전압(Vout)이 "Vhigh"에서 "Vlow"로 하강하는 시간은 상기 부하 저항(R)에 흐르는 전류와 반비례하므로 상기 출력 전압(Vout)의 하강 시간 특성을 일정하게 하기 위해서는 상기 부하 저항(R)에 흐르는 전류를 일정 레벨 이상으로 설계하여야 한다. 그러나 이는 상기 부하 저항(R)의 크기를 제한하는 것이므로 결과적으로 상기 부하 저항(R)에 흐르는 전류가 증가하게 되어 전체 소비 전류가 증가되는 문제점이 발생한다.
본 발명이 이루고자 하는 기술적 과제는, 전체 소비 전류를 감소시키면서 원하는 출력 특성을 얻기 위한 저전력 출력 회로를 제공하는데 있다.
상기 과제를 이루기 위하여 본 발명은, 입력 전압에 따라 바이어스 전류량이 가변되는 바이어스용 저항들과 트랜지스터를 구비한 차동 증폭부, 및 상기 차동 증폭부의 출력단에 연결되고 상기 입력 전압에 따라 바이어스 전류량이 가변되는 출력단 바이어스용 트랜지스터를 구비한 이미터 폴로어부로 이루어지는 것을 특징으로 하는 고주파 신호처리용 저전력 출력 회로를 제공한다.
상기 차동 증폭부는 입력 전압을 입력으로하는 제 1 트랜지스터, 기준 전압을 입력으로하는 제 2 트랜지스터, 상기 제 1 및 제 2 트랜지스터의 이미터와 접지 전압 사이에 차례로 연결된 제 1 내지 제 3 이미터 저항, 베이스는 상기 제 2 이미터 저항과 제 3 이미터 저항 사이에 연결되고 컬렉터는 상기 제 2 트랜지스터에 연결되고 이미터는 접지 전압에 연결된 제 3 트랜지스터, 상기 제 1 트랜지스터와 전원 전압(Vcc) 사이에 연결된 제 1 컬렉터 저항, 및 상기 제 2 트랜지스터와 전원 전압(Vcc) 사이에 연결된 제 2 컬렉터 저항을 구비하고, 상기 이미터 폴로어부는 베이스는 상기 제 1 트랜지스터의 컬렉터에 연결되고 컬렉터는 상기 전원 전압에 연결된 제 4 트랜지스터, 및 베이스는 상기 제 1 이미터 저항과 제 2 이미터 저항 사이에 연결되고 컬렉터는 상기 제 4 트랜지스터의 이미터와 연결되고 이미터는 접지 전압에 연결된 제 5 트랜지스터를 구비하는 것이 바람직하다.
상기 저전력 출력 회로는 고주파 신호 처리에 이용되는 것이 바람직하다.
본 발명에 의한 저전력 출력 회로는, 이미터 폴로어부의 저항을 입력 전압에 비례하는 바이어스 전류를 공급하는 트랜지스터로 대체함으로써 전체 소비 전류를 감소시킬 수 있고 지연 및 상승/하강 시간과 같은 출력 특성을 최적화할 수 있다는 잇점이 잇다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 2는 본 발명에 의한 저전력 출력 회로이다.
상기 도 2를 참조하면, 상기 저전력 출력 회로는 이미터 결합형 차동 증폭부(11)와 이미터 폴로어부(Emitter Follower,12)가 결합된 구조이다.
상기 차동 증폭부(11)는 제 1 내지 제 3 트랜지스터(Q1,Q2,Q3), 제 1 및 제 2 컬렉터 저항(Rc1,Rc2), 및 제 1 내지 제 3 이미터 저항(Re1,Re2,Re3)으로 구성된다.
상기 제 1 트랜지스터(Q1)의 베이스에는 입력 전압(Vin)이 인가되고 상기 제 2 트랜지스터(Q2)의 베이스에는 기준 전압(Vref)이 인가된다.
상기 제 1 및 제 2 컬렉터 저항(Rc1,Rc2)은 상기 제 1 및 제 2 트랜지스터(Q1,Q2)의 컬렉터와 전원 전압(Vcc) 사이에 연결되는 부하용 저항이다.
상기 제 1 내지 제 3 이미터 저항(Re1,Re2,Re3)은 상기 제 1 및 제 2 트랜지스터(Q1,Q2)의 이미터와 접지 전압(GND) 사이에 차례로 연결된다.
상기 제 3 트랜지스터(Q3)는 상기 입력 전압(Vin)의 크기에 비례하는 전류를 상기 제 1 및 제 2 트랜지스터(Q1,Q2)의 바이어스용 전류로 공급하는 능동형 전류원으로서, 베이스와 이미터 사이에는 상기 제 3 이미터 저항(Re3)에 유기되는 전압이 나타나고 컬렉터는 상기 제 1 및 제 2 트랜지스터(Q1,Q2)의 이미터에 연결된다.
상기 이미터 폴로어부(12)는 제 4 및 제 5 트랜지스터(Q4,Q5)로 구성되고, 상기 제 4 트랜지스터(Q4)는 출력단 버퍼용 트랜지스터로서 그 연결 관계를 살펴보면 베이스는 상기 제 1 앤피앤 트랜지스터(Q1)의 컬렉터에 연결되고 컬렉터는 상기 전원 전압(Vcc)에 연결되고 이미터는 상기 제 5 앤피앤 트랜지스터(Q5)의 컬렉터와 연결된다.
상기 제 1 내지 제 3 이미터 저항(Re1,Re2,Re3)은 상기 제 3 트랜지스터(Q3)와 상기 제 4 트랜지스터(Q4)의 바이어스 전류를 공급하는 바이어스 저항 역할을 한다.
상기 제 5 트랜지스터(Q5)의 베이스와 이미터 사이에는 상기 제 2 및 제 3 이미터 저항(Re2,Re3)에 유기되는 전압이 나타나고, 이때 출력 전압(Vout)은 상기 제 5 트랜지스터(Q5)의 컬렉터와 이미터 사이의 전압으로서 상기 출력 전압(Vout)의 전기적 특성, 예컨대 지연 특성, 상승 시간 특성, 및 하강 시간 특성은 용량성 부하가 있는 고주파 신호에 있어서 상기 제 4 트랜지스터(Q4)의 바이어스 전류에 의해 결정된다.
상기 제 1 내지 제 5 트랜지스터(Q1,Q2,Q3,Q4,Q5)는 앤피앤(NPN) 트랜지스터이다.
상기 입력 전압(Vin)을 인가하지 않을 때 상기 제 1, 제 2, 및 제 4 트랜지스터(Q1,Q2,Q4)의 바이어스 전류는 상기 제 1 내지 제 3 이미터 저항(Re1,Re2,Re
3)에 의해 결정되므로 상기 제 1 내지 제 3 이미터 저항(Re1,Re2,Re3)을 조절함으로써 소비 전류를 최소화할 수 있다.
상기 저전력 출력 회로의 동작 원리를 설명하면 다음과 같다.
상기 입력 전압(Vin)이 작아지는 경우, 상기 제 1 및 제 2 앤모스 트랜지스터(Q1,Q2)의 바이어스 전류는 상기 입력 전압(Vin)을 인가하지 않을 때의 바이어스 전류로 결정되고 상기 제 1 앤피앤 트랜지스터(Q1)의 콜렉터 전위가 커져서 상기 제 4 앤모스 트랜지스터(Q4)가 턴온되어 출력 전압(Vout)은 논리 하이 상태가 된다.
이때 상기 제 4 앤모스 트랜지스터(Q4)의 바이어스 전류값은 작다.
상기 입력 전압(Vin)이 커지는 경우, 상기 제 1 및 제 2 앤모스 트랜지스터(Q1,Q2)의 바이어스 전류는 증가하고 상기 제 1 앤피앤 트랜지스터(Q1)의 콜렉터 전위가 작아져서 상기 출력 전압(Vout)은 논리 로우 상태가 된다.
이때 상기 제 5 앤모스 트랜지스터(Q5)의 베이스와 이미터 사이의 전위가 증가하므로 상기 제 4 앤모스 트랜지스터(Q4)의 바이어스 전류가 증가한다.
상기와 같은 저전력 출력 회로에서는 상기 출력 전압(Vout)이 논리 로우에서 논리 하이 될 때 출력되는 전류의 증가가 최소화되고 상기 출력 전압(Vout)이 논리 하이에서 논리 로우될 때 출력되는 전류가 감소한다. 따라서 상기 입력 전압(Vin)의 레벨에 비례하는 바이어스 전류를 공급하는 상기 제 3 트랜지스터(Q3)로 인해 용량성 부하의 고주파 신호 처리시 출력 특성이 열화되는 것이 방지된다.
본 발명은 이에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.
이상, 설명된 바와 같이 본 발명에 의한 저전력 출력 회로는, 이미터 폴로어부의 저항을 입력 전압에 비례하는 바이어스 전류를 공급하는 트랜지스터로 대체함으로써 전체 소비 전류를 감소시킬 수 있고 지연 및 상승/하강 시간과 같은 출력 특성을 최적화할 수 있다는 장점이 있다.
도 1은 종래 기술에 의한 저전력 출력 회로이다.
도 2는 본 발명에 의한 저전력 출력 회로이다.
Claims (3)
- 입력 전압에 따라 바이어스 전류량이 가변되는 바이어스용 저항들과 트랜지스터를 구비한 차동 증폭부; 및상기 차동 증폭부의 출력단에 연결되고 상기 입력 전압에 따라 바이어스 전류량이 가변되는 출력단 바이어스용 트랜지스터를 구비한 이미터 폴로어부로 이루어지며,상기 차동 증폭부는,입력 전압을 입력으로하는 제 1 트랜지스터;기준 전압을 입력으로하는 제 2 트랜지스터;상기 제 1 및 제 2 트랜지스터의 이미터와 접지 전압 사이에 차례로 연결된 제 1 내지 제 3 이미터 저항;베이스는 상기 제 2 이미터 저항과 제 3 이미터 저항 사이에 연결되고 컬렉터는 상기 제 2 트랜지스터에 연결되고 이미터는 접지 전압에 연결된 제 3 트랜지스터;상기 제 1 트랜지스터와 전원 전압(Vcc) 사이에 연결된 제 1 컬렉터 저항; 및상기 제 2 트랜지스터와 전원 전압(Vcc) 사이에 연결된 제 2 컬렉터 저항을 구비하고,상기 이미터 폴로어부는,베이스는 상기 제 1 트랜지스터의 컬렉터에 연결되고 컬렉터는 상기 전원 전압에 연결된 제 4 트랜지스터; 및베이스는 상기 제 1 이미터 저항과 제 2 이미터 저항 사이에 연결되고 컬렉터는 상기 제 4 트랜지스터의 이미터와 연결되고 이미터는 접지 전압에 연결된 제 5 트랜지스터를 구비하는 것을 특징으로 하는 저전력 출력 회로.
- 제 1 항에 있어서,상기 제 1 내지 제 5 트랜지스터는 앤피앤(NPN) 트랜지스터인 것을 특징으로하는 저전력 출력 회로.
- 제 1 항에 있어서,상기 저전력 출력 회로는 고주파수 신호 처리에 이용되는 것을 특징으로 하는 저전력 출력 회로.
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Publications (2)
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1997
- 1997-08-28 KR KR1019970041962A patent/KR100468684B1/ko not_active IP Right Cessation
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