KR100468252B1 - 광 조사식 전기 화학 에칭 장치 및 그 방법 - Google Patents

광 조사식 전기 화학 에칭 장치 및 그 방법 Download PDF

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Abstract

광 조사식 전기 화학 에칭 장치(10)는 n형 실리콘 기판(20)의 한쪽 면(32)을 불화수소산 용액(14)에 접촉시킨 상태로 유지하는 에칭 배스(12)와, 불화수소산 용액 중에 배치된 전극(28)과, 양극과 음극을 갖고, 실리콘 기판에 양극이 접속되고, 또한 전극에 음극이 접속되는 전원(30)과, 실리콘 기판의 다른쪽 면(38)을 조명하기 위한 광원(56)을 갖는 조명부(52)를 구비한다. 그리고, 조명부는 실리콘 기판의 다른쪽 면을 10㎽/㎠ 이상의 조도로 조명한다. 또한 실리콘 기판의 다른쪽 면의 최대 조도와 최소 조도의 비가 1.69 이하로 설정된다. 이 에칭 장치에 따르면, 3 인치 이상의 직경을 갖는 실리콘 기판에 있어서도, 이 실리콘 기판의 전체에 임의의 크기·형상의 포어나 트렌치를 형성할 수 있다.

Description

광 조사식 전기 화학 에칭 장치 및 그 방법{METHOD AND APPARATUS FOR RADIATION-ASSISTED ELECTROCHEMICAL ETCHING, AND ETCHED PRODUCT}
일본 특허 공보 제2694731호에는 광 조사를 이용하여 n형 도프·실리콘 기판에 미소한 포어나 트렌치를 형성하는 광 조사식 전기 화학 에칭 장치가 기재되어 있다. 이 에칭 장치는 홀더를 갖는다. 홀더는 전해액(불화수소산)과 n형 도프·실리콘 기판(실리콘 웨이퍼)을 실리콘 기판의 한쪽 면이 전해액에 접촉된 상태로 유지한다. 또한 홀더는 실리콘 기판에 대향하는 전극을 전해액 속에 유지하고 있다. 이 에칭 장치에서는 실리콘 기판에 정극(正極)이 인가되고, 전해액 속의 전극에 부극(負極)이 인가된다. 또한, 실리콘 기판에는 전해액에 접하는 면과 반대면에 광이 조사된다. 이것에 의해, 광 조사에 의해서 발생한 실리콘 기판 내의 정공(正孔)이 실리콘 기판과 전해액의 접촉부로 이동하여 실리콘 기판이 용해된다. 따라서, 하나 또는 복수의 관통 구멍(피트)을 갖는 마스킹 배리어(피막)를 전해액에 근접하는 실리콘 기판 표면에 형성해 두면, 이 관통 구멍에 대응한 단면의 포어 또는 트렌치가 형성된다.
또한, 저널 오브 일렉트로 케미컬 소사이어티, 제140판(1993년 10월 발행)의 2836∼2843페이지에는, 실리콘 기판을 조명하는 배면 조명 장치로서, 램프와 램프에서 출사된 광으로부터 적외선 파장의 광을 제거하는 적외선 필터와, 램프에서 출사된 발산광을 평행광으로 하는 볼록 렌즈를 포함하는 것이 기재되어 있다.
또한, 저널 오브 일렉트로 케미컬 소사이어티, 제137판(1990년 2월 발행)의 653∼659 페이지에는, 배면 조명 장치에 100W의 텅스텐 램프를 이용한 전기 화학 에칭 장치가 기재되어 있다.
그 밖에, 일본 특허 공표 평성 제11-509644호에는, 광 조사식 전기 화학 에칭 장치를 이용한 디바이스 제조 장치가 개시되어 있다. 또한, 일본 특허 공개 평성 제11-154737호에는, 광 조사식 전기 화학 에칭 기술에 의해서 형성한 트렌치 내에 캐패시터를 제조하는 장치가 개시되어 있다. 또한, 저널 오브 일렉트로 케미컬 소사이어티, 제137판(1990년 2월 발행)의 653∼659페이지에는, 상술한 에칭 기술에 의해서 20㎜×20㎜ 크기의 실리콘 기판에 구멍 또는 트렌치를 형성한 예가 기재되어 있다.
그러나, 광 조사형 전기 화학 에칭 장치를 이용하여 각종 디바이스를 양산하기 위해서는, 이 에칭 장치는 큰 직경의 실리콘 기판(예컨대, 3인치 이상의 실리콘 기판)의 전면 대부분을 거의 균일하게 에칭하여 거의 균일한 크기·형상의 포어 또는 트렌치를 형성할 수 있는 것이어야 한다.
그런데, 일본 특허 공보 제269473l호에 기재된 장치와, 저널 오브 일렉트로 케미컬 소사이어티 제140판에 기재된 100W 텅스텐 램프를 이용하여 3인치의 실리콘 기판의 거의 전면에 균일한 크기의 포어를 형성하기 위해 실험을 하였다. 그러나, 에칭 후의 실리콘 기판을 현미경으로 확대하여 관찰한 바, 실리콘 기판의 일부에만 포어가 형성되어 포어가 생성되지 않는 영역이 존재했다. 또한, 완성된 포어의 크기·형상도 가지각색이었다. 그 후, 전압, 전류, 램프 발광량을 여러 가지로 변경하여 다시 실험을 했지만, 실리콘 기판의 전체에 거의 균일한 크기의 포어를 형성할 수 없었다.
그래서, 본 발명은 3인치 이상의 n형 실리콘 기판의 표면에 균일한 크기(깊이, 단면)의 구멍이나 트렌치를 형성할 수 있는 광 조사식 전기 화학 에칭 방법 및 장치를 제공하는 것을 목적으로 한다.
또한, 본 발명은 그와 같은 광 조사식 전기 화학 에칭 방법으로 제조된 장치(예컨대, 반도체 장치, 가속도 센서 등의 센서)를 제공하는 것을 목적으로 한다.
본 발명은 광 조사를 이용한 전기 화학 에칭 방법 및 그 장치에 관한 것이다. 특히, 본 발명은 n형 실리콘 기판의 한 면을 전해액에 접촉시키고, 또한 반대면에 광을 조사하여, 이 광 조사에 의해서 실리콘 기판 내부에 흐르는 에칭 전류를 제어하면서, 이 n형 실리콘 기판에 소정의 크기·형상의 포어(구멍) 또는 트렌치(홈)를 형성하는 광 조사식 전기 화학 에칭 장치 및 그 방법에 관한 것이다.
또한, 본 발명은 그 광 조사식 전기 화학 에칭 방법으로 제조한 장치(예컨대, 반도체 제품)에 관한 것이다.
또, 본 발명은 n형 실리콘 기판에 50㎚ 이상의 직경 또는 폭을 갖는 포어 또는 트렌치를 형성하는 광 조사식 전기 화학 에칭 장치 및 방법에 특히 바람직하게 이용할 수 있는 것이다. 그러나, 본 발명은 포어나 트렌치의 크기에 따라 한정되는 것은 아니다.
도 1은 실시예 1에 따른 광 조사식 전기 화학 에칭 장치의 개략 단면도,
도 2a 내지 도 2d는 실험 2에서 실리콘 기판에 형성된 포어의 단면 형상, 직경 및 조도를 나타내는 도면,
도 3은 실리콘 기판의 배면에 배치되는 그리드 전극층을 확대하여 나타내는 실리콘 기판의 평면도,
도 4는, 도 3의 V-V선 단면도로서, 실리콘 기판의 배면에 배치되는 그리드 전극층을 확대하여 나타내는 도면,
도 5는 실시예 2에 따른 광 조사식 전기 화학 에칭 장치의 개략 단면도,
도 6은 실시예 3에 따른 광 조사식 전기 화학 에칭 장치의 개략 단면도,
도 7은 실시예 4에 따른 광 조사식 전기 화학 에칭 장치의 개략 단면도,
도 8은 실시예 5에 따른 광 조사식 전기 화학 에칭 장치의 개략 단면도,
도 9는 실시예 6에 따른 광 조사식 전기 화학 에칭 장치의 개략 단면도,
도 10(a)는 실시예 7에 따른 광 조사식 전기 화학 에칭 장치에 이용되는 그리드 전극판을 모식적으로 나타낸 평면도,도 10(b)는 도 10(a)에서의 그리드 전극의 확대 평면도,
도 11은 실시예 8의 광 조사식 전기 화학 에칭 방법에 의해 제조되는 가속도센서의 사시도,
도 12a 내지 도 12e는 실시예 8의 광 조사식 전기 화학 에칭 방법의 공정을 설명하는 도면,
도 13은 실시예 9의 광 조사식 전기 화학 에칭 방법에 의해 제조되는 광 도파체(光 道破體)의 사시도,
도 14(a) 내지 도 14(e)는 실시예 9의 광 조사식 전기 화학 에칭 방법의 공정을 설명하는 도면.
이 목적을 달성하기 위해서, 본 발명의 광 조사식 전기 화학 에칭 장치의 일 형태에 있어서, 광 조사식 전기 화학 에칭 장치는 n형 실리콘 기판을 그 n형 실리콘 기판의 광 조사면의 조도가 10㎽/㎠ 이상이 되도록 광을 조사하는 광원을 구비한 조명부를 갖는다. 이 형태에 따르면, 실리콘 기판이 3인치 이상의 직경을 갖는 것이어도, 이 실리콘 기판에 형성되는 포어나 트렌치는 광 조사면을 향하여 균일한 단면을 갖고 성장한다. 또한, 형성된 포어나 트렌치의 표면은 평평하고 매끈하다.
본 발명의 광 조사식 전기 화학 에칭 장치의 다른 형태에서는, 실리콘 기판의 광 조사면에서 최소 조도에 대한 최대 조도의 비(최대조도/최소조도)가 1.69 이하이다. 이 형태에 따르면, 실리콘 기판이 3인치 이상의 직경을 갖는 것이어도 실리콘 기판 내부에 흐르는 에칭 전류가 균일하게 되어 있기 때문에, 형성된 포어나 트렌치의 크기(단면, 깊이)가 거의 일정하다.
본 발명의 광 조사식 전기 화학 에칭 장치의 다른 형태에서는, 참조 전극이 불화수소산 중에 배치된다. 또한, 참조 전극과 n형 실리콘 기판의 사이에는 고(高) 임피던스의 전압 검출기가 전기적으로 접속된다. 이 형태에 따르면, 참조 전극과 실리콘 기판 사이의 전위차를 조정함으로써, 실리콘 기판에 인가되는 전압을제어할 수 있다.
본 발명의 광 조사식 전기 화학 에칭 장치의 다른 형태에서는, 조명부가 실리콘 기판의 다른쪽 면에서의 조도를 조정하는 조도 조정부를 구비한다. 이 형태에 따르면, 실리콘 기판에 형성되는 포어나 트렌치의 크기를 임의로 변경할 수 있다.
본 발명의 광 조사식 전기 화학 에칭 장치의 다른 형태에 있어서, 조도 조정부는 광원의 발광량을 조정한다. 이 형태에 따르면, 실리콘 기판의 조도를 정밀하게 조정할 수 있다.
본 발명의 광 조사식 전기 화학 에칭 장치의 다른 형태는 조도 조정부가 광원과 실리콘 기판 사이에 배치되고, 광원에서 발광된 광을 변조하는 변조기를 구비한다. 이 형태에 따르면, 광원이 그 발광량을 조정할 수 없는 경우에도 실리콘 기판의 조도를 조정할 수 있다.
본 발명의 광 조사식 전기 화학 에칭 장치의 다른 형태는 전원으로부터 실리콘 기판에 인가되는 전류를 검출하는 전류 검출기와, 전류 검출기에서 검출된 전류를 바탕으로 광원의 발광량을 조정하는 회로를 구비한다. 이 형태에 따르면, 실리콘 기판의 에칭을 정밀하게 제어할 수 있다.
본 발명의 광 조사식 전기 화학 에칭 장치의 다른 형태는 불화수소산의 상태(예컨대, 농도, 온도)를 일정하게 유지하는 장치를 구비한다. 이 형태에 따르면, 불화 수소산 용액을 안정된 상태로 유지할 수 있기 때문에, 실리콘 기판에 형성되는 포어나 트렌치의 크기가 안정적이다.
본 발명의 광 조사식 전기 화학 에칭 장치의 다른 형태는 실리콘 기판의 다른쪽 면 상에 배치된 금속판을 구비한다. 이 금속판은 조명부로부터 실리콘 기판의 다른쪽 면을 향해서 진행하는 광을 투과하는 복수의 개구부가 규칙적으로 배열되어 있다. 이 에칭 장치에 의하면, 실리콘 기판의 다른쪽 면을 균일한 조도로 조명할 수 있어, 실리콘 기판에 균일한 전압을 인가할 수 있다.
본 발명의 광 조사식 전기 화학 에칭 장치의 다른 형태에서는, 금속판이 도전성 금속으로 형성되어 있고, 실리콘 기판의 다른쪽 면에 접촉하여 배치되어 있다. 이 형태에 따르면, 금속판을 거쳐서 전원과 실리콘 기판을 전기적으로 접속할 수 있다.
본 발명의 광 조사식 전기 화학 에칭 장치의 다른 형태는 금속판이 실리콘 기판의 다른쪽 면에 일체적으로 형성되어 있다. 이 에칭 장치에 따르면, 금속판을 물리적 또는 화학적 박막 형성 기술과 반도체 제조 프로세스인 리소그래피 기술을 이용하여 정밀하게 형성할 수 있다. 또한, 개구부의 미세 가공이 가능하다.
본 발명의 광 조사식 전기 화학 에칭 장치의 다른 형태에서는, 금속판이 실리콘 기판과는 별도로 형성되어 있다. 이 형태에 따르면, 실리콘 기판의 제조 프로세스를 간략화할 수 있다.
또한, 본 발명의 광 조사식 전기 화학 에칭 방법은 n형 실리콘 기판의 한쪽 면을 전해액에 접촉시키고, 또한 반대면에 광을 조사하여, 이 광 조사에 의해서 에칭 전류를 제어하면서, 실리콘 기판의 한쪽 면에 구멍 또는 트렌치를 형성하는 방법에 있어서, 실리콘 기판의 다른쪽 면을 10㎽/㎠이상의 조도로 조명하는 것이다.
본 발명의 다른 형태의 전기 화학 에칭 방법은 복수의 개구부를 규칙적으로 배열한 금속판을 상기 n형 실리콘 기판의 다른쪽 면 상에 배치하고, 상기 복수의 개구부를 거쳐서 상기 n형 실리콘 기판의 다른쪽 면에 광을 조사하는 것이다.
본 발명의 다른 형태의 전기 화학 에칭 방법은 실리콘 기판의 다른쪽 면에서의 최대 조도와 최소 조도의 비를 1.69 이하로 하는 것이다.
이들 방법에 따르면, 실리콘 기판이 3인치 이상의 직경을 갖는 것이어도, 실리콘 기판의 거의 전역에 거의 일정한 크기의 구멍이나 트렌치를 균일하게 형성할 수 있다.
본 발명의 다른 광 조사식 전기 화학 에칭 방법은 n형 실리콘 기판의 한쪽 면을 전해액에 접촉시키고, 또한 반대면에 광을 조사하여, 이 광 조사에 의해서 에칭 전류를 제어하면서, 상기 실리콘 기판의 한쪽 면에 구멍 또는 트렌치를 형성하는 광 조사식 전기 화학 에칭 방법에 있어서, 상기 실리콘 기판의 다른쪽 면을 10㎽/㎠ 이상의 제 1 조도로 조명하면서, 상기 한쪽 면에서 다른쪽 면을 향하여 복수의 구멍 또는 트렌치를 형성하는 제 1 공정과, 제 1 공정 후, 상기 실리콘 기판의 다른쪽 면을 상기 제 1 조도보다도 높은 조도로 조명하면서, 제 1 공정에서 형성된 복수의 구멍 또는 트렌치를 가로 방향으로 확장하여 상기 복수의 구멍 또는 트렌치를 서로 연결하는 제 2 공정을 갖는다. 이 방법에 따르면, 수직 방향으로 형성한 복수의 구멍을 이들 구멍의 바닥부에서 서로 연결할 수 있다.
이상, 본 발명에 따른 광 조사식 전기 화학 에칭 장치 및 방법에 의하면, 정밀하게 구멍이나 트렌치의 형상을 제어할 수 있다. 또한, 큰 면적의 기판을 에칭할 수 있다. 그 때문에, 본 발명의 광 조사식 전기 화학 에칭 장치 및 방법을 이용하여 형성된 디바이스는 정밀하게 구멍이나 트렌치의 형상이 제어되어 있기 때문에, 성능이 좋고 비용도 저렴하다.
도면을 참조하여, 본 발명의 바람직한 실시예에 대하여 설명한다. 또, 복수의 도면에서 동일 부호는 동일 부재 또는 동일 부분을 나타낸다.
(실시예 1)
도 1은 본 발명에 따른 실시예 1의 n형 실리콘 기판(즉, 실리콘 웨이퍼)의 광 조사식 전기 화학 에칭 장치(10)를 나타낸다. 이 에칭 장치(10)는 5중량%의 불화 수소산으로 이루어지는 에칭 전해액(14)을 수용하기 위한 에칭 배스(12)를 갖는다. 에칭 배스(12)는 에칭 전해액(14)에 접하는 표면 부분이 불화 수소산에 내성을 갖는 적당한 재료(예컨대, 폴리테트라플로오로에틸렌)로 피복되어 있다. 물론 에칭 배스(12)를 불화 수소산에 내성을 갖는 적당한 재료로 형성하여도 좋다.
에칭 배스(12)는 그 측벽(16)에 원형의 개구부(18)가 형성되고, 이개구부(18)에 원형의 n형 실리콘 기판(20)을 수용하도록 되어 있다. 또, 측벽(16)은 개구부(18)의 내측 주연부를 따라 신장되고 그 주연부로부터 개구부(18)의 안쪽을 향해서 돌출되는 고리 형상 돌기부(22)를 구비한다. 개구부(18)의 내측에서 실리콘 기판(20)을 안정하게 유지하기 위해서, 개구부(18)에 수용된 실리콘 기판(20)의 배후에는 고정 링(24)이 배치되고, 이 고정 링(24)에 의해서 실리콘 기판(20)이 고리 형상 돌기부(22)에 가압 밀착된다. 고리 형상 돌기부(18)와 실리콘 기판(20) 사이에서 전해액(14)이 새지 않도록 하기 위해서, 이들 고리 형상 돌기부(18)와 실리콘 기판(20) 사이에는 적당한 밀봉 부재, 예컨대 O링(26)을 마련하는 것이 바람직하다.
전해액(14) 중에는, 개구부(18)에 수용된 실리콘 기판(20)에 대향하도록 전극(28)(음극 전극)이 배치된다. 또 하나의 전극(양극 전극)은 실리콘 기판(20)이다. 이들 전극(28)과 실리콘 기판(20)은 각각 직류 전원(30)의 음극과 양극에 전기적으로 접속되어, 적당한 전압이 전극(28)과 실리콘 기판(20) 사이에 인가될 수 있도록 한다. 실리콘 기판(20)을 전원(30)에 접속하기 위해서, 실리콘 기판(20)을 지지하고 있는 고정 링(24)을 도전 재료로 형성하는 것이 바람직하다.
실리콘 기판(20)의 전해액(14)에 근접하는 한쪽 표면(32)은 이 표면(32)의 위에 적당한 마스크 재료(예컨대, 실리콘 질화물, 백금, 금)을 적당한 박막 형성 기술(예컨대, 화학적 또는 물리적 기상 성장법)로 성막한 레지스트 마스크(마스크 배리어)(34)로 덮여 있다. 실리콘 기판 표면(32)에는 실리콘 기판(20)의 에칭 패턴에 대응한 하나 또는 복수의 피트(36)가 형성되어 있고, 이 피트(36)에 맞닿은실리콘 기판 부분의 용해가 시작되어, 실리콘 기판(20)의 다른쪽 면(38)을 향하여 포어 또는 트렌치가 형성된다. 이 피트(36)는 적당한 습식 에칭이나 건식 에칭 또는 레이저가공에 의해 형성할 수 있다.
에칭 장치(10)는 전해액 유닛(40)을 구비한다. 이 전해액 유닛(40)은 양단을 에칭 배스(12)에 접속한 순환로(관)(42)을 갖는다. 순환로(42)에는, 이 순환로(42)를 따라 전해액(14)을 순환시키기 위한 펌프(44)와, 순환로(42) 속을 흐르는 전해액(14)으로부터 불순물을 제거하는 필터(46)와, 에칭 배스(12)에 수용되어 있는 전해액(14)의 양을 일정하게 유지하기 위한 버퍼부(48)와, 에칭 배스(12)에 수용되어 있는 전해액(14)의 온도를 일정하게 유지하기 위한 항온기(50)를 갖는다. 이 전해액 유닛(40)에 따르면, 에칭 배스(12)에 수용되어 있는 전해액(14)의 품질을 일정하게 유지할 수 있다. 그 결과, 이후에 설명하는 실리콘 기판(20)의 에칭을 안정적으로 실행할 수 있다.
또한 에칭 장치(10)는 배면 조명부(52)를 갖는다. 이 배면 조명부(52)는, 실리콘 기판(20)에서, 이 실리콘 기판(20) 안에서 발생하는 정공을 국부적인 용해가 일어나는 포어의 선단에 집중시키기 위한 것이다. 배면 조명부(52)는 에칭 배스(12)의 원형 개구부(18)의 중심축(54) 상에 배치된 조명 광원(예컨대, 텅스텐 랩)(56)과 반타원 형상 단면의 반사부(미러(58))를 구비하고, 이 미러(58) 개구부(60)가 에칭 배스(12)의 원형 개구부(18) 쪽으로 향해 있다. 미러(58) 내측의 곡률은 램프(54)로부터 출사되어 미러(58)에 의해 반사한 광이 중심축(54)의 소정 위치(초점)(62)에서 결상되도록 정해져 있다. 콜리미터 렌즈(64)는 미러(58)의개구부(60)에 대향하여 배치되며, 미러(58)로부터의 광이 콜리미터 렌즈(64)에 의해서 평행한 광이 되도록 되어 있다. 볼록 렌즈(66)는 콜리미터 렌즈(64)와 실리콘 기판(20) 사이에 배치되어 있고, 평행하게 된 광이 실리콘 기판(20)을 향해서 발산되어, 이것에 의해 전해액(14)에 인접하는 실리콘 기판 부분에 대향하는 실리콘 기판 배면 부분이 조명되도록 되어 있다. 실리콘 기판(20)의 가열을 방지하기 위해서, 도 1에 도시한 바와 같이, 소정 파장의 광(예컨대, 파장 1.1㎛ 이상)을 제거하기 위한 필터(68)를 마련하는 것이 바람직하다. 또한, 실리콘 기판(20)의 근방에 그 실리콘 기판을 냉각하기 위한 적당한 팬(70)을 마련하여도 좋다.
이와 같이 구성된 에칭 장치(10)의 동작에 대하여 간단히 설명한다. 실리콘 기판(20)은 에칭 배스(12)의 개구부(18)에 고정된다. 또한, 전해액(14)이 에칭 배스(12)에 충전된다. 또한, 전극(28)과 실리콘 기판(20) 사이에 전원(30)으로부터 소정의 전압이 인가된다. 그리고, 조명부(52)에 의해서 실리콘 기판(20)의 배면(38)이 조명된다. 그 결과, 실리콘 기판(20) 중에 발생한 정공이 피트(36)에 노출된 실리콘 기판 부분에 집중된다. 그 결과, 이 노출 부분에서 국부적인 용해가 시작되어, 실리콘 기판(20)의 배면(38)을 향하여 똑바르게 포어가 진행되어 나간다.
(실험 1)
조명 조도와 완성된 포어 형상의 관계를 평가하기 위한 실험을 실행하였다.
(1) 실험 조건
실험의 조건은 이하와 같다.
i. 실리콘 기판
외경 : 76㎜
실리콘 기판의 두께 : 625㎛
레지스트 마스크의 두께 : 5000Å
피트내경 : 2㎛
ii. 전해액
5중량% 불화수소산 용액
iii. 조도
0.5, 10, 20, 50, 100, 200㎽/㎠
또한, 조도는 실리콘 기판의 배면 상에서, 교정 파장 760㎚ 설정된 파워 미터(어드밴테스트사제 광 멀티파워 Q8221)를 사용하였다.
iv. 인가 전압(대향 전극에 대한 실리콘 기판 전위)
2.0볼트, 4.0볼트
v. 에칭 시간
20분
(2) 평가
애칭 후의 실리콘 기판을 절단하여, 그 절단면을 현미경으로 확대해서 포어의 형상을 관찰했다. 또한, 현미경으로 확대된 단면을 사진 촬영하였다. 그리고, 촬영된 사진을 이용하여, 완성된 포어의 직경을 측정했다. 또, 포어 직경은 실리콘 기판의 표면에서 5㎛만큼 떨어진 위치에서 측정하였다.
(3) 실험 결과
시험의 결과를 이하의 표 1에 나타낸다.
표 1에서 A, B, C는 이하의 내용을 대표하는 것이다.
A : 완성된 포어 직경은 50㎚ 이상. 각 포어는 내면이 평활하고, 실리콘 기판의 배면을 향해서 똑바르게 진행하고 있었다.
B : 완성된 포어 직경은 50㎚ 이하. 각 포어는 실리콘 기판의 배면을 향해서 비스듬히 진행하고 있었다.
C : 포어는 형성되지 않았다.
(4) 결론
이 표 1로부터, 포어의 형성에 배면 조명이 중요한 의의를 갖는다는 것, 또한 실리콘 기판의 배면을 향해서 똑바르게 진행하는 균일한 단면의 포어를 형성하기 위해서는, 실리콘 기판에서의 조도를, 전극과 실리콘 기판 사이에 적당한 전압을 유지한 상태에서 10㎽/㎠로 하지 않으면 안된다는 것이 밝혀졌다.
그런데, 실리콘 기판의 배면 전체를 10㎽/㎠의 조도로 조명하기 위해서는 1.0kW의 제논 아크 램프를 광원 램프로서 바람직하게 이용할 수 있다.
텅스텐 램프, 수은 램프 등과 같이 10㎽/㎠의 조도로 조명할 수 있는 다른 램프를 사용하여도 좋다.
또, 실리콘 기판과 전극 사이에 큰 전압을 인가하면, 배면 조명이 없어도 실리콘 기판에 50㎚ 이상의 직경을 갖는 포어를 형성할 수 있다. 그러나, 이 에칭 메카니즘는 본 발명에 따른 광 조명식 전기 화학 에칭과는 다른 것이다.
(실험 2)
하나의 실리콘 기판에서의 조도 차이가 동일 실리콘 기판에 형성되는 포어의 형상에 미치는 영향을 평가하기 위한 실험을 행하였다.
(1) 실험 조건
실험의 조건은 이하와 같다.
i. 실리콘 기판
실리콘 기판의 매수 : 4장
외형 직경 : 76㎜
실리콘 기판의 두께 : 625㎛
레지스트 마스크의 두께 : 5000Å
피트 내경 : 2㎛
ii. 전해액
5중량% 불화 수소산 용액
iii. 조도
각 실리콘 기판 배면 상에서 조도를 측정하여, 최대 조도의 장소와 최소 조도의 장소를 특정하였다. 조도 측정에 이용한 장치는 실험 1과 동일하다.
iv. 인가 전압(대향 전극에 대한 실리콘 기판의 전위)
2.0 볼트
v. 에칭 시간
20분
(2) 평가
에칭 후의 실리콘 기판을 절단하여, 그 절단면을 현미경으로 확대해서 포어의 형상을 관찰하였다. 또한, 현미경으로 확대된 단면을 사진 촬영하였다. 그리고, 촬영된 사진을 이용하여 최대 조도와 최소 조도의 장소에 형성된 포어의 직경을 측정했다. 또, 포어 직경은 실리콘 기판의 표면에서 5㎛만큼 떨어진 위치에서 측정하였다.
(3) 실험 결과
실험의 결과를 도 2a 내지 도 2d에 나타낸다. 이들 도면에 도시한 바와 같이, 동일한 실리콘 기판 배면의 최대 조도 IMAX와 최소 조도 IMIN의 비(= IMAX/IMIN)가 1.96, 2.25인 경우, 형성된 포어의 크기(형상·깊이)는 현저하게 상이했다. 또한, 최대 조도의 장소에 형성된 포어는 바닥부를 향하여 점차 확대되고 있었다.
한편, 최대 조도와 최소 조도의 비가 1.69인 경우, 포어 직경에 약간의 차이는 보였지만, 포어의 깊이는 거의 동일하였다. 또한, 형성된 포어의 내면은 거의 평활하였다. 마찬가지로, 최대 조도와 최소 조도의 비가 1.21인 경우, 포어의 크기는 거의 동일하였다. 또한, 포어의 내면은 거의 평활하였다.
(4) 결론
상기 실험 2의 결과로부터, 직경이 3인치 이상인 실리콘 기판이어도, 동일한 실리콘 기판의 배면에서의 최대 조도와 최소 조도의 비율을 1.69 이하로 하면, 거의 동일한 직경을 갖는 포어 또는 트렌치를 실리콘 기판의 전체에 균일하게 형성할 수 있음이 밝혀졌다.
개량예 또는 변형예
도 3과 도 4는 실리콘 기판(20)을 나타낸다. 이 실리콘 기판(20)은 배면 조명부(52)에 대향하는 다른쪽 면(38)에, 공지(公知)된 도너 이온 주입 기술에 의해서 이온이 주입된 n+층(80)을 갖는다. 또한, n+층(80)의 위에는, 도전 금속으로 이루어지는 금속층(금속판 또는 그리드 금속층)(82)이 마련되어 있다. 이 금속층(82)은, 도 3에 도시하는 바와 같이, 격자 형태로 하는 것이 바람직하다. 이 그리드 금속층(82)은, 예컨대, 화학적 또는 물리적 기상 성장법 등의 박막 형성 기술에 의해 도전 금속을 부착시키고, 다음에 예컨대, 포토리소그래피 기술 등의 가공 기술에 의해서 그리드(84)를 남기고 그리드(84) 사이에 개구부(86)를 형성하는 것이 바람직하다.
이러한 형태로 형성된 그리드 금속층(82)은 n형 실리콘 기판(20)과 그리드 금속층(82) 사이의 접촉 저항이 작기 때문에, 그리드 금속층(82)에 접하는 실리콘 기판(20)의 전체 영역에 해당 그리드 금속층(20)으로부터 균일한 전압을 인가할 수 있다.
그리드(84) 사이에 형성된 개구부(86)의 폭은 특정한 값으로 한정되는 것은 아니지만, 실리콘 기판(20)의 두께보다도 작아야 한다. 이것은 개구부(86)의 사이에 위치하는 그리드(84)의 폭이 커지면, 실리콘 기판(20)의 조도가 감소하고, 이로 인해 실리콘 기판(20)의 내부에 형성된 정공의 집중도가 저하되기 때문이다.
본 발명자 등이 실행한 실험으로부터, 90㎛ 간격(인터벌)으로 10㎛ 폭의 그리드(84)를 마련한 경우, 실리콘 기판(20)에 균일한 전압을 인가할 수 있어, 그 결과 조도 저하에 기인하는 문제를 해소할 수 있는 것이 확인되었다.
또, 전극(28)을 백금으로 형성한 경우, 전극(28)과 실리콘 기판(20) 사이에 인가되는 전압은 n형 실리콘 기판(20)이 전극(28)보다도 +1 볼트 내지 +4 볼트의큰 범위로 설정하는 것이 바람직하다. 이 경우, 포어나 트렌치를 실리콘 기판에 효율적으로 형성할 수 있다.
(실시예 2)
도 5는 본 발명의 실시예 2에 따른 다른 광 조사식 전기 화학 에칭 장치(90)를 나타낸다. 이 에칭 장치(90)에서, 배면 조명부(92)는 복수의 램프(94)를 갖는다. 이들 복수의 램프(94)는 실리콘 기판(20)의 중심축에 수직인 면(실리콘 기판(20)에 평행한 면) 위에서 격자 형상으로 배치되어 있다. 따라서, 이 에칭 장치(90)에 따르면, 실리콘 기판(20)의 배면은 균일하게 조명된다. 또한, 복수의 램프(94)는 최대 조도/최소 조도의 비가 1.69 이하로 되도록 용이하게 배치할 수 있다.
(실시예 3)
도 6은 본 발명의 실시예 3에 따른 다른 광 조사식 전기 화학 에칭 장치(100)를 나타낸다. 이 에칭 장치(100)에서, 참조 전극(102)은 실리콘 기판(20)과 전극(28) 사이에서 전해액(14) 속에 배치되어 있다. 참조 전극(102)은 실리콘 기판(20)에 인가되는 전압을 측정하기 위해서, 전압 검출기(전압계(104))를 거쳐서 전원(30)에 전기적으로 접속되어 있다. 전압계(104)는 참조 전극(102)과 실리콘 기판(20) 사이에 고(高) 임피던스를 갖도록 설계하는 것이 바람직하다. 이 에칭 장치(100)의 동작에서, 전원(30)은 전압계(104)에 일정한 전압이 흐르도록 제어된다. 이것에 의해, 실리콘 기판(20)과 전극(28) 사이에 일정한 전류를 흐르게 할 수 있다.
또, 참조 전극(102)은 실리콘 기판(20)에 될 수 있는 한 접근하되, 접촉하지 않도록 배치하는 것이 바람직하다. 이것에 의해, 참조 전극(102)과 실리콘 기판(20) 사이의 전해액(14)에 의한 저항을 작게 할 수 있다. 또한, 실리콘 기판(20)에 인가되는 전압을 정확하게 검출할 수 있고, 그에 따라 포어나 트렌치의 형태를 정확하게 제어할 수 있다.
(실시예 4)
도 7은 본 발명의 실시예 4에 따른 다른 광 조사식 전기 화학 에칭 장치(110)를 나타낸다. 이 에칭 장치(110)에 있어서, 조명 램프(56)는 조명되는 실리콘 기판(20)의 조도를 바꾸기 위한 전압 제어부(112)에 전기적으로 접속되어 있다. 이 에칭 장치(110)에 따르면, 전원(30)으로부터 실리콘 기판(20)으로 공급되는 에칭 전류는 조도에 비례하기 때문에, 전압 제어부(112)에서 램프(56)에 인가하는 전압을 변경함으로써 실리콘 기판(20)의 조도를 바꾸고, 이에 따라 형성되는 포어나 트렌치의 크기를 바꿀 수 있다. 또한, 이 에칭 장치(110)에 따르면, 우선 균일 단면의 포어를 형성하고, 다음에 조도 및 에칭 전류를 증가시킴으로써, 확대된 캐비티 또는 확대 단면을 바닥부에 갖는 포어나 트렌치를 용이하게 형성할 수 있다.
(실시예 5)
도 8은 본 발명의 실시예 5에 따른 다른 광 조사식 전기 화학 에칭 장치(120)를 나타낸다. 이 에칭 장치(120)는 볼록 렌즈(66)와 필터(68) 사이에 2개의 편광 장치 또는 편광 필터(122, 124)를 갖는다. 이들 2개의 편광 필터(122, 124)의 한쪽은 실리콘 기판(20)의 중심축(54)의 주위에서 다른쪽에 대하여 회전이 자유롭도록 되어 있다. 따라서, 한쪽의 편광 필터를 다른쪽의 편광 필터에 대하여 회전시킴으로써, 2개의 편광 필터(122, 124)를 투과하는 광이 조정되어, 실리콘 기판(20)의 조도가 변경된다. 그 때문에 회전 가능한 편광 필터를 회전시킴으로써, 램프(56)의 발광량을 변경하지 않아도, 실리콘 기판(20)에 형성되는 포어나 트렌치의 크기를 변경할 수 있다.
또, 본 실시예에 있어서, 회전이 자유로운 편광 필터는 중심축(54)의 주위에서 편광 필터를 회전시키는 구동부(예컨대, 모터)(126)에 접속하고, 또한 이 구동부(126)를 제어부(128)에 접속하여도 좋다. 이 경우, 제어부(128)로부터의 제어에 의해서 구동부(126)를 구동하고, 이것에 의해 편광 필터를 소망하는 위치에 설정할 수 있다.
(실시예 6)
도 9는 본 발명의 실시예 6에 따른 다른 광 조사식 전기 화학 에칭 장치(130)를 나타낸다. 이 에칭 장치(130)에서, 조명 램프(56)는 이 램프(56)에 인가하는 전압을 제어하는 전압 제어부(132)에 전기적으로 접속되어 있다. 또한,전류 검출기(전류계(134))는 전원(30)으로부터 실리콘 기판(20)으로 인가되는 에칭 전류를 검출하기 위해서, 이들 전원(30)과 실리콘 기판(20) 사이에 전기적으로 접속되어 있다. 그리고, 이들 전압 제어부(132)와 전류계(134)는 피드백 회로(136)를 거쳐서 전기적으로 접속되어 있다.
이 에칭 장치(130)에 따르면, 피드백 회로(136)가 전류계(134)에서 검출된 에칭 전류를 판독한다. 다음에, 피드백 회로(136)는 전압 제어부(132)로 지령을 보내어, 실리콘 기판(20)의 조도를 변경한다. 조도가 변경되면 에칭 전류가 변화되고, 실리콘 기판(20)에 형성되는 포어나 트렌치의 형태가 변한다. 따라서, 이 에칭 장치(130)에 따르면, 실리콘 기판(20)의 조도를 제어함으로써, 에칭 전류를 일정하게 유지하여, 포어나 트렌치를 정확하게 형성할 수 있다.
또, 피드백 회로(136)는 실시예 6에서 설명한 편광 필터의 위치 제어부에 전기적으로 접속하여도 좋다. 이 경우, 피드백 회로(136)로부터의 지령에 의해 편광 필터를 회전시키고, 이것에 의해 실리콘 기판의 조도를 정밀하게 제어할 수 있다.
(실시예 7)
실시예 1에서는 그리드 금속층을 실리콘 기판의 배면에 일체적으로 성형하였다. 그러나, 그리드 금속층은 실리콘 기판으로부터 분리할 수 있는 독립된 부품으로서 형성하여도 좋다. 구체적으로 도 10은 그리드 금속판(140)을 나타내고, 이 그리드 금속판(140)은 도전성 금속으로 형성되어 있다. 그리드 금속판(140)에서의 그리드(142)의 폭, 개구부(144)의 크기는, 상술한 바와 같이, 그리드(142)의 폭이실리콘 기판의 두께보다도 작게 하는 것이 바람직하다.
사용 시, 그리드 금속판(140)은 실리콘 기판의 배면에 밀착하여 배치되고, 적당한 고정구에 의해 고정된다.
또, 그리드 금속판(140)은 실리콘 기판을 에칭 배스에 대하여 고정하는 고정 링과 일체적으로 형성하는 것이 바람직하다. 이 경우, 그리드 금속판(140)을 실리콘 기판의 배면에 용이하게 고정할 수 있다.
(실시예 8)
도 11은 본 발명의 광 조사식 전기 화학 에칭 장치를 이용하여 제작된 가속도 센서(150)를 나타낸다. 이 가속도 센서(150)는 기대(a base)(152)를 갖는다. 기대(152)는 이 기대(152)로부터 수직으로 신장되는 벽부(154)를 갖는다. 벽부(154)는 기대(152)와 소정의 간격을 두고 평행하게 신장되는 복수의 캔틸 레버 형상(cantilever-like)의 변형부(156)를 갖는다. 이들 기대(152), 벽부(154) 및 변형부(156)는, 후술하는 바와 같이, 본 발명의 광 조사식 전기 화학 에칭법을 이용하여 하나의 실리콘 기판을 가공하고, 하나의 일체 성형품(158)으로 형성되어 있다. 또한, 각 변형부(156)에는 이 변형부(156)의 변형량을 측정하기 위해서, 왜곡 측정부(예컨대, 피에조 저항체(160))가 적절히 장착된다. 이 가속도 센서(150)에 따르면, 가속도 센서(150)에 가속도가 작용할 경우 변형부(156)가 가속 방향과 반대측으로 굽어진다. 그리고, 변형부(156)의 변형량은 피에조 저항체(160)의 저항값 변화로서 검출된다.
다음에, 도 12(a) 내지 도 12(e)를 참조하여, 실리콘 기판으로부터 성형품(158)을 얻는 공정을 설명한다. 우선, 소정의 두께를 갖는 n형 실리콘 기판(162)(도 12(a) 참조)을 준비한다. 다음에, 예컨대 CVD법에 의해 n형 실리콘 기판(162)의 한 면에 질화 실리콘막(164)을 퇴적한다. 계속해서, 도 11의 변형부(156)의 선단부 및 측면에 인접하는 공간을 형성하기 위해서, 이들의 공간(또는 변형부)의 평면 형상에 대응하는 막 부분을, 예컨대, 광 리소그래피 법에 의해 제거하여 패턴 홈(166)을 형성한다. 그 후, 도 12(b)에 도시하는 바와 같이, 패턴 홈(166)에 노출되는 실리콘 기판 부분에는, 알칼리 수용액을 이용한 습식 에칭 또는 반응성 이온 에칭에 의해 에칭 개시점이 되는 피트(168)가 형성된다.
다음에, 질화 실리콘막(164)을 갖는 실리콘 기판(162)을 상술한 광 조사식 전기 화학 에칭 장치에 장착하여, 실리콘 기판(162)을 에칭한다. 이 때, 실리콘 기판(162)은 질화 실리콘막(164) 및 패턴홈(166)이 에칭 전해액인 불화수소산과 접하도록 배치되어, 실리콘 기판(162)의 배면에서 광이 조사된다. 대향 전극으로는 백금 전극을 이용할 수 있다.
에칭은 2단계로 나누어 실행된다. 우선, 제 1 에칭 공정에서는, 예컨대, 백금 전극에 대하여 실리콘 기판을 +2 볼트의 전위로 설정하고, 평균 조사 광량을 70W/㎠, 최대 광량과 최소 광량의 비가 1.69 이하인 조건으로 설정한다. 이것에 의해, 도 12(c)에 도시하는 바와 같이, 실리콘 기판(162)에는 패턴홈(166)에 대응하여 실리콘 기판(162)의 배면을 향하여 수직 트렌치(170)가 형성된다. 이 제 1 에칭 공정은 약 15분간 실행된다.
다음에, 제 2 에칭 공정에서는 평균 조사 광량이 200W/㎠까지 높아진다. 그 밖의 조건은 제 1 에칭 공정과 동일하다. 그 결과, 도 12(d)에 도시하는 바와 같이, 수직 트렌치(170)의 바닥부가 수평 방향으로 확대되어 인접하는 수직 트렌치(170)를 서로 연결하는 수평 트렌치(172)가 형성되어, 개개의 변형부(156)가 형성된다.
마지막으로, 필요할 경우 질화 실리콘막(164)이 에칭 등에 의해 제거된다. 또, 도면을 간략화하기 위해서, 도 11과 도 12에는 하나의 성형품(169) 만을 도시하고 있지만, 실제로는 하나의 실리콘 기판(162)에 다수의 성형품(168)이 동시에 형성되어, 예컨대, 변형부에 피에조 저항체를 형성한 후, 다이싱 등에 의해 각각의 가속도센서로 분리된다.
또, 가속도 센서의 경우 변형부의 두께는 약 20㎛가 되지만, 이 두께를 변경함으로써 다른 감도의 가속도 센서를 얻을 수 있다. 또, 변형부의 두께를 변경하기 위해서는 단순하게 제 1 및/또는 제 2 에칭 시간을 조정하면 좋다.
이와 같이, 상술한 바와 같이, 광 조사식 전기 화학 에칭법을 이용하면, 하나의 웨이퍼 내에 상술한 형식의 센서를 다수 형성할 수 있다. 또한, 복잡한 구조의 성형품을 한번의 에칭 처리(제 1 에칭 공정과 제 2 에칭 공정으로 이루어짐)로 형성할 수 있기 때문에, 성형품의 성형 시간 및 가격이 대폭 감소한다.
또, 물론, 상술한 에칭 처리는 가속도 센서의 제조에만 이용되는 것이 아니라, 복잡한 형태의 성형품을 포함하는 각종 장치의 제조에 이용할 수 있는 것이다.
(실시예 9)
도 13은 본 발명의 광 조사식 전기 화학 에칭 장치를 이용하여 제작된 광 도파체(180)를 나타낸다. 광 도파체(180)는 하나의 n형 실리콘 기판으로 이루어지는 성형품(l82)을 갖는다. 본 실시예에 있어서, 성형품(182)은 거의 사각형의 판 형태를 하고 있으며, 거기에는 미소한 포어(구멍)가 일정한 간격(밀도)으로 규칙적(예컨대, 매트릭스 형상)으로 형성되어 있는 제 1 영역인 격자 구조(184)와, 격자 구조 부분(184)을 분단하는 도광로(186)를 구비한다. 또, 본 실시예에서는, 도광로(186)는 성형품(182)의 하나인 측벽(188)으로부터 다른 측벽(190)으로 신장되는 L자 형태를 하고 있지만, 그와 같은 형태에 한정되는 것은 아니다.
이 광 도파체(180)는 격자 구조(188)가 격자의 치수(포어 피치)에 대응한 특정한 파장의 광만을 선택적으로 차단하는 성질을 이용한 것이다. 그 성질에 관해서는, 예컨대, 저널 오브 어플라이드 피직스(J. Applied Phy. Vol.66 25, pp3254-3256)에 소개되어 있다. 그 때문에 이 광 도파체(180)에 따르면, 측벽(188)측의 도광로(186)에 광(192)이 입사될 경우, 격자 치수에 대응한 특정 파장의 광 이외의 광(194)은 도광로(186)를 나와 격자 구조(184)를 투과해 나간다. 한편, 격자 치수에 대응한 특정 파장의 광(196)은 격자 구조(184)를 투과할 수 없기 때문에, 도광로(186)로 안내되어 측벽(190) 측으로부터 출사된다. 이것에 의해, 특정한 파장의 광만을 선택적으로 추출할 수 있다.
다음으로, 도 14(a) 내지 도 14(e)를 참조하여, 실리콘 기판으로부터 성형품(182)을 얻는 공정을 설명한다. 우선, 소정의 두께를 갖는 n형 실리콘기판(200)(도 14(a) 참조)을 준비한다. 다음에, 예컨대 CVD 법에 의해, n형 실리콘 기판(200)의 한 면에 질화 실리콘막(202)을 퇴적한다. 계속해서, 격자 구조(184)의 포어에 대응한 위치의 막 부분을, 예컨대, 광 리소그래피 법에 의해 제거하고 포어 패턴를 형성한다(제거 후에 형성된 오목부를 참조 부호 204로 나타냄). 이 때의 오목부(204)의 간격은 분리하는 파장에 따라 다르지만, 예컨대, 약 700㎛이다. 그 후, 도 14(b)에 도시하는 바와 같이, 오목부(204)에 노출되는 실리콘 기판 부분에는, 알칼리 수용액을 이용한 습식 에칭 또는 반응성 이온 에칭에 의해 에칭 개시점이 되는 피트(206)가 형성된다.
다음에, 질화 실리콘막(202)을 갖는 실리콘 기판(200)을 상술한 광 조사식 전기 화학 에칭 장치에 장착하고, 실리콘 기판(200)을 에칭한다. 이 때, 실리콘 기판(200)은 질화 실리콘막(202) 및 오목부(202)가 에칭 전해액인 불화수소산과 접촉하도록 배치되고, 실리콘 기판(200)의 배면으로부터 광이 조사된다. 대향 전극에는 백금 전극을 이용할 수 있다.
에칭은 2단계로 나뉘어 실행된다. 우선, 제 1 에칭 공정에서는, 예컨대, 백금 전극에 대하여 실리콘 기판을 +2볼트의 전위로 설정하고, 평균 조사 광량을 40W/㎠, 최대 광량과 최소 광량의 비가 l.69 이하인 조건으로 설정한다. 이것에 의해, 도 14 (c)에 도시하는 바와 같이, 포어 패턴에 대응하여, 실리콘 기판(200)의 배면을 향하여 깊이 약 100㎛의 수직 포어(208)가 형성된다.
다음에, 제 2 에칭 공정으로 이동하기 전에 실리콘 기판(200)은 광 조사식 전기 화학 에칭 장치로부터 분리되어, 도 14(d)에 도시하는 바와 같이, 질화 실리콘막이 제거되고, 그 대신 금속막, 예컨대, 알루미늄막(210)이 물리적 또는 화학적 기상 성장법(예컨대, 스퍼터링)에 의해 퇴적된다. 또한, 도광로(186)에 대응하는 알루미늄막 부분이 제거된다.
계속해서, 제 2 에칭 공정에서, 반응 이온 에칭에 의해 알루미늄막(210)에 덮여있지 않은 부분의 실리콘 기판(200)이 에칭된다. 그 결과, 도 14(e)에 도시하는 바와 같이, 포어(208)를 포함하는 격자 구조(184)와 격자 구조(184)를 분단하는 도광로(186)가 형성된다.
이렇게 하여 포어(208)를 격자 형상으로 배열한 광 도파체(180)에 따르면, 1.5㎛ 파장의 광이 선택적으로 추출된다. 단, 포어의 간격, 포어의 크기를 변경함으로써, 다른 파장의 광을 선택적으로 추출하는 광 도파체가 얻어진다. 또한, 상술한 광 조사식 전기 화학 에칭 방법을 이용함으로써, 큰 면적의 광 도파체를 얻는 것이 가능해진다.
이상, 본 발명의 복수의 실시예를 설명했지만, 본 발명은 그들의 실시예에 한정되는 것은 아니다. 즉, 이상의 기술을 바탕으로 당업자라면 생각해 낼 수 있는 개량·변형은 이하에 기재하는 청구의 범위에 기재하는 본 발명의 범위에 포함된다.

Claims (18)

  1. n형 실리콘 기판의 한쪽 면을 불화 수소산 용액에 접촉시킨 상태로 유지하는 에칭 배스와,
    상기 불화 수소산 용액 중에 배치된 전극과,
    양극과 음극을 갖고, 상기 실리콘 기판에 양극이 접속되고, 또한 상기 전극에 음극이 접속되는 전원과,
    상기 실리콘 기판의 다른쪽 면을 조명하기 위한 광원을 갖는 조명부를 구비하되,
    상기 조명부는 상기 실리콘 기판의 다른쪽 면을 10㎽/㎠ 이상의 조도로 조명하며, 상기 실리콘 기판의 다른쪽 면에서의 조도를 조정하는 조도 조정부를 갖는 것을 특징으로 하는
    광 조사식 전기 화학 에칭 장치.
  2. n형 실리콘 기판의 한쪽 면을 전해액에 접촉시키고, 또한 반대면에 광을 조사하여, 이 광 조사에 의해 에칭 전류를 제어하면서, 상기 실리콘 기판의 한쪽 면에 구멍 또는 트렌치를 형성하는 광 조사식 전기 화학 에칭 방법에 있어서,
    상기 실리콘 기판의 다른쪽 면을 10㎽/㎠ 이상의 조도로 조명하는 것을 특징으로 하는
    광 조사식 전기 화학 에칭 방법.
  3. n형 실리콘 기판의 한쪽의 면을 전해액에 접촉시키고, 또한 반대면에 광을 조사하여, 이 광 조사에 의해 에칭 전류를 제어하면서, 상기 실리콘 기판의 한쪽 면에 구멍 또는 트렌치를 형성하는 광 조사식 전기 화학 에칭 방법에 있어서,
    상기 실리콘 기판의 다른쪽 면을 10㎽/㎠ 이상의 제 1 조도로 조명하면서, 상기 한쪽 면에서 다른쪽 면을 향하여 복수의 구멍 또는 트렌치를 형성하는 제 1 공정과,
    제 1 공정 후, 상기 실리콘 기판의 다른쪽 면을 상기 제 1 조도보다도 높은 조도로 조명하면서, 제 1 공정에서 형성된 복수의 구멍 또는 트렌치를 가로 방향으로 폭을 확대하여 상기 복수의 구멍 또는 트렌치를 서로 연결하는 제 2 공정
    을 갖는 것을 특징으로 하는 광 조사식 전기 화학 에칭 방법.
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7560018B2 (en) * 2004-01-21 2009-07-14 Lake Shore Cryotronics, Inc. Semiconductor electrochemical etching processes employing closed loop control
US20070256937A1 (en) * 2006-05-04 2007-11-08 International Business Machines Corporation Apparatus and method for electrochemical processing of thin films on resistive substrates
US20090174036A1 (en) * 2008-01-04 2009-07-09 International Business Machines Corporation Plasma curing of patterning materials for aggressively scaled features
DE102008012479B3 (de) * 2008-03-04 2009-05-07 Christian-Albrechts-Universität Zu Kiel Verfahren zur schnellen Makroporen-Ätzung in n-Typ Silizium
JP7311901B2 (ja) * 2017-03-31 2023-07-20 ニールソン サイエンティフィック，エルエルシー ３次元半導体加工
FR3066857B1 (fr) * 2017-05-24 2019-11-22 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede de realisation de motifs dans un substrat
BE1025681B1 (fr) * 2018-03-23 2019-05-28 Universite Catholique De Louvain Procédé de traitement d'un substrat et dispositif de circuit intégré
GB202006255D0 (en) * 2020-04-28 2020-06-10 Poro Tech Ltd Wafer holder and method

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4482443A (en) 1983-12-30 1984-11-13 At&T Technologies Photoelectrochemical etching of n-type silicon
DE3879771D1 (de) * 1987-05-27 1993-05-06 Siemens Ag Aetzverfahren zum erzeugen von lochoeffnungen oder graeben in n-dotiertem silizium.
DE4202455C1 (ko) * 1992-01-29 1993-08-19 Siemens Ag, 8000 Muenchen, De
US5318676A (en) * 1992-06-22 1994-06-07 The Regents Of The University Of California Photolithographic fabrication of luminescent images on porous silicon structures
DE4231310C1 (de) * 1992-09-18 1994-03-24 Siemens Ag Verfahren zur Herstellung eines Bauelementes mit porösem Silizium
US5338416A (en) * 1993-02-05 1994-08-16 Massachusetts Institute Of Technology Electrochemical etching process
DE4310205C1 (de) * 1993-03-29 1994-06-16 Siemens Ag Verfahren zur Herstellung einer Lochstruktur in einem Substrat aus Silizium
US5348627A (en) * 1993-05-12 1994-09-20 Georgia Tech Reserach Corporation Process and system for the photoelectrochemical etching of silicon in an anhydrous environment
JPH07230983A (ja) * 1994-02-15 1995-08-29 Sony Corp 多孔質状シリコンの形成方法およびその多孔質状シリコンを用いた光半導体装置
DE19526734A1 (de) 1995-07-21 1997-01-23 Siemens Ag Optische Struktur und Verfahren zu deren Herstellung
JP3343046B2 (ja) * 1997-03-11 2002-11-11 株式会社フジクラ シリコン基板の貫通孔形成方法
KR20010041741A (ko) 1999-01-13 2001-05-25 다니구찌 이찌로오, 기타오카 다카시 관성력센서 및 관성력 센서의 제조방법
EP1063688A1 (en) 1999-01-13 2000-12-27 Mitsubishi Denki Kabushiki Kaisha Method of producing silicon device

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Publication number Publication date
WO2001091170A1 (fr) 2001-11-29
KR20020027504A (ko) 2002-04-13
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EP1220307A1 (en) 2002-07-03

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