KR100467475B1 - Capacitor Formation Method of Semiconductor Device - Google Patents

Capacitor Formation Method of Semiconductor Device Download PDF

Info

Publication number
KR100467475B1
KR100467475B1 KR1019970077985A KR19970077985A KR100467475B1 KR 100467475 B1 KR100467475 B1 KR 100467475B1 KR 1019970077985 A KR1019970077985 A KR 1019970077985A KR 19970077985 A KR19970077985 A KR 19970077985A KR 100467475 B1 KR100467475 B1 KR 100467475B1
Authority
KR
South Korea
Prior art keywords
film
forming
lower electrode
capacitor
gas
Prior art date
Application number
KR1019970077985A
Other languages
Korean (ko)
Other versions
KR19990057906A (en
Inventor
박기선
김경민
임찬
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1019970077985A priority Critical patent/KR100467475B1/en
Publication of KR19990057906A publication Critical patent/KR19990057906A/en
Application granted granted Critical
Publication of KR100467475B1 publication Critical patent/KR100467475B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/55—Capacitors with a dielectric comprising a perovskite structure material

Abstract

본 발명은 하부전극의 산화를 방지하고 누설전류를 감소시키기 위하여 하부전극 표면을 SiOxNy막으로 개질시키는 방법으로, 폴리실리콘막으로 하부전극을 형성한 후 기판을 저온에서 유지하고 NH3와 N2O 가스를 적당비로 혼합하여 주입하면서 플라즈마 여기시켜 하부전극 표면으로 SiOxNy막으로 개질시키거나 또는, 폴리실리콘막으로 하부전극을 형성한 후 하부전극 상에 절연막을 소정 두께로 증착하고 기판을 저온으로 유지하고 질소 이온과 산소 이온을 주입하여 하부전극 표면을 SiOxNy막으로 개질시키는 방법이다. 이에 의해 하부전극의 산화저항성을 증가시키면서 저온에서 처리가 가능하므로 소자 특성의 열화를 방지할 수 있고, 폴리실리콘막과 SiOxNy막의 일함수 차이가 폴리실리콘막과 SixNy막의 일함수 차이보다 크기 때문에 누설 전류를 감소시킬 수 있다.The present invention is a method of modifying the lower electrode surface with a SiO x N y film to prevent oxidation of the lower electrode and to reduce leakage current. After forming the lower electrode with a polysilicon film, the substrate is kept at a low temperature and the NH 3 and N 2 O gas is mixed and injected at an appropriate ratio, and plasma-excited to modify the SiO x N y film on the lower electrode surface, or the lower electrode is formed of a polysilicon film, and then an insulating film is deposited on the lower electrode to a predetermined thickness. The substrate is kept at a low temperature and nitrogen and oxygen ions are implanted to modify the surface of the lower electrode with a SiO x N y film. As a result, increasing the oxidation resistance of the lower electrode can be processed at a low temperature, so it is possible to prevent deterioration of the device characteristics, the polysilicon film and the SiO x N y film, the work function difference between the polysilicon film and the Si x N y film, the work function The leakage current can be reduced because it is larger than the difference.

Description

반도체 장치의 캐패시터 형성 방법Capacitor Formation Method of Semiconductor Device

본 발명은 반도체 장치 제조 방법에 관한 것으로, 특히 반도체 장치의 캐패시터 형성 방법에 관한 것이다.TECHNICAL FIELD The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for forming a capacitor of a semiconductor device.

캐패시터의 충분한 정전용량을 확보하여 소자를 안정적으로 구동시키기 위하여 Ta2O5, TiO2, SrTiO3, (Ba, Sr)TiO3 등과 같이 비교적 유전율이 큰 물질에 대한 연구가 활발히 진행되고 있다. 이러한, 고유전율 물질은 산소분위기에서 증착되고 또한, 후속 공정으로 고온열처리 과정이 수반되므로 캐패시터 하부전극의 산화저항성 향상 및 누설 전류 감소를 위한 방법이 필요하다.In order to secure a sufficient capacitance of the capacitor and to drive the device stably, research on relatively high dielectric constant materials such as Ta 2 O 5 , TiO 2 , SrTiO 3 , and (Ba, Sr) TiO 3 has been actively conducted. Since the high dielectric constant material is deposited in an oxygen atmosphere and a high temperature heat treatment is performed in a subsequent process, there is a need for a method for improving oxidation resistance of the capacitor lower electrode and reducing leakage current.

종래의 하부전극 산화방지를 위한 방법은, 폴리실리콘으로 하부전극 형성한 후, 하부전극 표면에 존재하는 자연산화막을 제거하기 위하여 불산(HF) 용액으로 적당한 시간동안 처리한 다음, 암모니아(NH3) 분위기에서 850 ℃ 내지 950 ℃ 온도로 30초 내지 1분간 급속열처리하여 하부전극을 이루는 폴리실리콘막 계면에 수십 Å 두께의 실리콘질화막(SixNy)을 형성함으로써, 산소분위기에서 Ta2O5 등과 같은 유전막을 형성하는 과정에서 하부전극 표면에 실리콘산화막(SiO2)이 형성하는 것을 방지한다.The conventional method for preventing the lower electrode oxidation, after forming the lower electrode of polysilicon, and then treated with a hydrofluoric acid (HF) solution for a suitable time to remove the natural oxide film present on the surface of the lower electrode, ammonia (NH 3 ) as by forming the tens Å silicon nitride (Si x N y) having a thickness of the polysilicon film surface forming the lower electrode by at ambient temperature 850 ℃ to 950 ℃ to heat treatment for 30 seconds to 1 minutes rapid, Ta 2 O 5 in an oxygen atmosphere In the process of forming the same dielectric film, the silicon oxide film (SiO 2 ) is prevented from being formed on the lower electrode surface.

그러나, 암모니아(NH3) 분위기에서 급속열처리하는 과정은 고온에서 이루어지므로 반도체 기판 상에 이미 형성되어 있는 트랜지스터 등과 같은 소자의 특성을 열화시켜 반도체 소자의 신뢰성을 저하시키는 단점이 있으며, 또한 암모니아(NH3) 분위기에서 급속열처리하는 과정과 유전막 형성 과정을 동일한 장비에서 수행하는 것이 어려워 공정이 복잡하고, 암모니아(NH3) 분위기에서 급속열처리하는 과정과 유전막 형성 공정 사이에 기판이 공기 중에 노출되는 것을 피할 수 없으므로 탄소 화합물이나 수증기 등으로 인하여 기판이 오염될 우려가 있다. 또한, 암모니아(NH3) 분위기에서 급속열처리하여 형성된 SixNy 계열의 막은 실리콘 산화막 형성을 방지하여 정전용량 확보 측면에서는 효과가 있으나, 누설 전류를 위한 방지막으로의 효과는 떨어진다.However, since the rapid thermal treatment in an ammonia (NH 3 ) atmosphere is performed at a high temperature, there is a disadvantage in that the characteristics of the device, such as a transistor already formed on the semiconductor substrate, are degraded, thereby lowering the reliability of the semiconductor device. 3 ) It is difficult to perform rapid heat treatment and dielectric film formation in the same equipment in the atmosphere, and the process is complicated, and the substrate is not exposed to the air between the rapid heat treatment in the ammonia (NH 3 ) atmosphere and the dielectric film formation process. There is a fear that the substrate may be contaminated due to carbon compounds or water vapor. In addition, the Si x N y- based film formed by rapid heat treatment in an ammonia (NH 3 ) atmosphere is effective in securing capacitance by preventing the formation of silicon oxide film, but less effective as a prevention film for leakage current.

상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은, 저온에서 캐패시터 하부전극의 산화방지막을 형성할 수 있는 반도체 장치의 캐패시터 형성 방법을 제공하는데 그 목적이 있다.Disclosure of Invention The present invention devised to solve the above problems is to provide a method for forming a capacitor of a semiconductor device capable of forming an anti-oxidation film of a capacitor lower electrode at a low temperature.

또한, 유전막 형성 장비에서 캐패시터 하부전극의 산화방지막을 형성할 수 있는 반도체 장치의 캐패시터 형성 방법을 제공하는데 그 다른 목적이 있다.Another object of the present invention is to provide a method of forming a capacitor of a semiconductor device capable of forming an anti-oxidation film of a capacitor lower electrode in a dielectric film forming equipment.

상기 목적을 달성하기 위한 본 발명은, 반도체 장치의 캐패시터 형성 방법에 있어서, 기판 상에 캐패시터의 하부전극으로서 폴리실리콘막을 형성하는 단계; 상기 폴리실리콘막 표면에 실리콘산화질화막을 형성하는 단계; 상기 폴리실리콘막 상에 유전막을 형성하는 단계; 및 상기 유전막 상에 캐패시터의 상부전극을 형성하는 단계를 포함하여 이루어진다.According to another aspect of the present invention, there is provided a method of forming a capacitor of a semiconductor device, the method comprising: forming a polysilicon film as a lower electrode of a capacitor on a substrate; Forming a silicon oxynitride film on a surface of the polysilicon film; Forming a dielectric film on the polysilicon film; And forming an upper electrode of the capacitor on the dielectric layer.

본 발명은 하부전극의 산화를 방지하고 누설전류를 감소시키기 위하여 하부전극 표면을 SiOxNy막으로 개질시키는 방법으로, 폴리실리콘막으로 하부전극을 형성한 후 기판을 저온에서 유지하고 NH3와 N2O 가스를 적당비로 혼합하여 주입하면서 플라즈마 여기시켜 하부전극 표면으로 SiOxNy막으로 개질시키거나 또는, 폴리실리콘막으로 하부전극을 형성한 후 하부전극 상에 절연막을 소정 두께로 증착하고 기판을 저온으로 유지하고 질소 이온과 산소 이온을 주입하여 하부전극 표면을 SiOxNy막으로 개질시키는 방법이다.The present invention is a method of modifying the lower electrode surface with a SiO x N y film to prevent oxidation of the lower electrode and to reduce leakage current. After forming the lower electrode with a polysilicon film, the substrate is kept at a low temperature and the NH 3 and N 2 O gas is mixed and injected at an appropriate ratio, and plasma-excited to modify the SiO x N y film on the lower electrode surface, or the lower electrode is formed of a polysilicon film, and then an insulating film is deposited on the lower electrode to a predetermined thickness. The substrate is kept at a low temperature and nitrogen and oxygen ions are implanted to modify the surface of the lower electrode with a SiO x N y film.

이하, 본 발명의 일실시예에 따른 캐패시터 형성 공정 단면도인 도1a 내지 도1d를 참조하여 본 발명의 일실시예를 설명한다.Hereinafter, an embodiment of the present invention will be described with reference to FIGS. 1A to 1D which are cross-sectional views of a capacitor forming process according to an embodiment of the present invention.

먼저, 도1a에 도시한 바와 같이 반도체 기판(10) 상에 제1 절연막(11)을 형성하고 선택적으로 식각하여 반도체 기판(10) 표면을 노출하는 콘택홀을 형성한 후, 반도체 기판(10) 전면에 제2 절연막(12)을 형성하고 전면 식각하여 콘택홀 측벽에 스페이서 형태로 제2 절연막(12)이 남도록 한다. 이어서, 반도체 기판(10) 전면에 제1 폴리실리콘막(13)을 형성하여 콘택홀 내부를 채우고, 제1 폴리실리콘막(13) 상에 하부전극 패턴을 형성하기 위한 제3 절연막(14)을 형성한다.First, as shown in FIG. 1A, a first insulating layer 11 is formed on the semiconductor substrate 10 and selectively etched to form a contact hole exposing the surface of the semiconductor substrate 10, and then the semiconductor substrate 10. The second insulating layer 12 is formed on the entire surface, and the entire surface is etched to leave the second insulating layer 12 in the form of a spacer on the sidewall of the contact hole. Subsequently, the first polysilicon layer 13 is formed on the entire surface of the semiconductor substrate 10 to fill the contact hole, and the third insulating layer 14 for forming the lower electrode pattern on the first polysilicon layer 13 is formed. Form.

다음으로, 도1b에 도시한 바와 같이 제3 절연막(14) 및 제1 폴리실리콘막(13)을 패터닝하고, 반도체 기판(10) 전면에 제2 폴리실리콘막(15)을 형성한다. 이때 제2 폴리실리콘막(15)이 제3 절연막(14) 및 제1 폴리실리콘(13)막 패턴의 측벽을 감싸도록 한다.Next, as shown in FIG. 1B, the third insulating film 14 and the first polysilicon film 13 are patterned, and a second polysilicon film 15 is formed over the entire semiconductor substrate 10. In this case, the second polysilicon film 15 may surround sidewalls of the third insulating film 14 and the first polysilicon 13 film pattern.

다음으로, 도1c에 도시한 바와 같이 제2 폴리실리콘막(15)을 식각하여 제3 절연막(14) 및 제1 폴리실리콘막(13) 패턴의 측벽에 폴리실리콘막 스페이서(15')를 형성하고, 제3 절연막(14)을 제거하여 제1 폴리실리콘막(13)을 노출시켜, 노출된 제1 폴리실리콘막(13)과 폴리실리콘 스페이서(15')로 이루어지는 하부전극을 형성한다. 이어서, 제1 폴리실리콘막(13) 및 폴리실리콘 스페이서(15')의 산화를 방지하기 위하여, 일정 온도와 압력이 유지된 상태에서 일정비로 혼합된 NH3 및 N2O 가스를 반응기로 주입하여 일정 시간 동안 플라즈마 여기시켜 하부전극을 이루는 제1 폴리실리콘막(13) 및 폴리실리콘 스페이서(15') 상에 일정 두께의 SiOxNy막(16)을 형성한다. 이때, NH3 가스 및 N2O 가스를 플라즈마 여기시켜 제1 폴리실리콘막(13) 및 폴리실리콘 스페이서(15') 표면을 SiOxNy막을 개질시키는 과정에서, 기판의 온도는 250 ℃ 내지 750 ℃로 유지되고, 반도체 기판(10)과 RF 전극이 5 ㎜ 내지 15 ㎝의 간격을 두고 위치하도록 하고, 100 sccm 내지 1 slm의 NH3 가스를 반응기에 주입하여 반응기의 압력을 10 mTorr 내지 10 Torr로 유지한 상태에서 50 W 내지 500 W의 RF 전력을 10 초 내지 5 분 동안 인가한다. NH3 가스에 혼합되는 N2O 가스의 혼합비율은 10 %를 넘지 않도록 한다. 상기 NH3 가스를 대신하여 N2 가스를 이용할 수도 있으며, N2O 가스를 대신하여 O2 가스를 사용할 수도 있다. 또한, 이때 플라즈마 발생 장치는 ECR(electron cyclotron resonant) 또는 ICP(induced coupled plasma)를 사용한다.Next, as shown in FIG. 1C, the second polysilicon film 15 is etched to form the polysilicon film spacer 15 ′ on sidewalls of the third insulating film 14 and the first polysilicon film 13 pattern. The third insulating film 14 is removed to expose the first polysilicon film 13, thereby forming a lower electrode made of the exposed first polysilicon film 13 and the polysilicon spacer 15 '. Subsequently, in order to prevent oxidation of the first polysilicon film 13 and the polysilicon spacer 15 ', NH 3 and N 2 O gas mixed in a constant ratio is injected into the reactor while maintaining a constant temperature and pressure. The plasma is excited for a predetermined time to form a SiO x N y film 16 having a predetermined thickness on the first polysilicon film 13 and the polysilicon spacer 15 'forming the lower electrode. At this time, in the process of modifying the SiO x N y film on the surface of the first polysilicon film 13 and the polysilicon spacer 15 'by plasma-exciting NH 3 gas and N 2 O gas, the substrate temperature is 250 ° C. to 750. It is maintained at ℃, the semiconductor substrate 10 and the RF electrode is positioned at intervals of 5 mm to 15 cm, 100 sccm to 1 slm of NH 3 gas is injected into the reactor to increase the pressure of the reactor 10 mTorr to 10 Torr RF power of 50 W to 500 W is applied for 10 seconds to 5 minutes in the state of maintaining. The mixing ratio of N 2 O gas mixed with NH 3 gas should not exceed 10%. N 2 gas may be used in place of the NH 3 gas, and O 2 gas may be used in place of N 2 O gas. In this case, the plasma generating apparatus uses an electron cyclotron resonant (ECR) or induced coupled plasma (ICP).

다음으로, 도1d에 도시한 바와 같이 캐패시터의 유전막을 형성하기 위하여 전체 구조 상에 Ta2O5막(17)을 저압화학기상증착법(low pressure chemical vapor deposition)으로 형성한 후, Ta2O5막(17)상에 상부전극을 형성하기 위하여 TiN막(18) 및 제3 폴리실리콘막(19)을 형성한다.Next, as shown in FIG. 1D, after forming the Ta 2 O 5 film 17 on the entire structure by low pressure chemical vapor deposition to form a dielectric film of the capacitor, Ta 2 O 5 A TiN film 18 and a third polysilicon film 19 are formed to form an upper electrode on the film 17.

이하, 첨부된 도면 도2a 내지 도2d를 참조하여 본 발명의 다른 실시예를 설명한다.Hereinafter, another embodiment of the present invention will be described with reference to the accompanying drawings, FIGS. 2A to 2D.

먼저, 도2a에 도시한 바와 같이 반도체 기판(20) 상에 제1 절연막(21)을 형성하고 선택적으로 식각하여 반도체 기판(20) 표면을 노출하는 콘택홀을 형성한 후, 반도체 기판(20) 전면에 제2 절연막(22)을 형성하고 전면 식각하여 콘택홀 측벽에 스페이서 형태로 제2 절연막(22)이 남도록 한다. 이어서, 반도체 기판(20) 전면에 제1 폴리실리콘막(23)을 형성하여 콘택홀 내부를 채우고, 제1 폴리실리콘막(23) 상에 하부전극 패턴을 형성하기 위한 제3 절연막(24)을 형성한다.First, as shown in FIG. 2A, a first insulating layer 21 is formed on the semiconductor substrate 20 and selectively etched to form a contact hole exposing the surface of the semiconductor substrate 20, and then the semiconductor substrate 20. The second insulating film 22 is formed on the entire surface, and the entire surface is etched to leave the second insulating film 22 in the form of a spacer on the sidewall of the contact hole. Subsequently, the first polysilicon layer 23 is formed on the entire surface of the semiconductor substrate 20 to fill the contact hole, and the third insulating layer 24 for forming the lower electrode pattern on the first polysilicon layer 23 is formed. Form.

다음으로, 도2b에 도시한 바와 같이 제3 절연막(24) 및 제1 폴리실리콘막(23)을 패터닝하고, 반도체 기판(20) 전면에 제2 폴리실리콘막(25)을 형성한다. 이때 제2 폴리실리콘막(25)이 제3 절연막(24) 및 제1 폴리실리콘(23)막 패턴의 측벽을 감싸도록 한다.Next, as shown in FIG. 2B, the third insulating film 24 and the first polysilicon film 23 are patterned, and the second polysilicon film 25 is formed on the entire surface of the semiconductor substrate 20. In this case, the second polysilicon film 25 may surround sidewalls of the third insulating film 24 and the first polysilicon 23 film pattern.

다음으로, 도2c에 도시한 바와 같이 제2 폴리실리콘막(25)을 식각하여 제3 절연막(24) 및 제1 폴리실리콘막(23) 패턴의 측벽에 폴리실리콘막 스페이서(25')를 형성하고, 제3 절연막(24)을 제거하여 제1 폴리실리콘막(23)을 노출시켜, 노출된 제1 폴리실리콘막(23)과 폴리실리콘 스페이서(25')로 이루어지는 하부전극을 형성한다. 이어서, 전체 구조 상에 50 Å 내지 200 Å 두께의 SOG(spin on glass)막으로 이루어지는 제4 절연막(26)을 형성한 다음, 질소 이온과 산소 이온을 차례로 일정 농도 주입하여 하부전극을 이루는 제1 폴리실리콘막(23) 및 폴리실리콘 스페이서(25')로 이루어지는 하부전극 표면에 SiOxNy막(27)을 형성한다. 이때, 질소 이온(N+, N2+)과 산소 이온(O+, O2+)을 이온 주입하는 과정에서 기판의 온도는 50 ℃ 내지 750 ℃로 유지하고, 질소이온의 농도는 1×1014/㎠ 내지 1×1016/㎠가 되도록 하고, 산소 이온의 농도는 1×1014/㎠ 내지 1×1017/㎠가 되도록 하며, 산소 및 질소 이온을 각각 0.5 내지 200 KeV의 에너지로 주입하며, 각각의 경우 이온의 입사각은 10°가 넘지 않도록 하며, 질소 이온을 먼저 주입하고 산소 이온을 후에 주입하여 이후의 유전막 형성 과정 및 후속 열처리 과정에서 하부전극 쪽으로 산소가 확산되는 것을 방지한다.Next, as illustrated in FIG. 2C, the second polysilicon layer 25 is etched to form the polysilicon layer spacer 25 ′ on sidewalls of the third insulating layer 24 and the first polysilicon layer 23 pattern. The third insulating film 24 is removed to expose the first polysilicon film 23, thereby forming a lower electrode made of the exposed first polysilicon film 23 and the polysilicon spacer 25 '. Subsequently, a fourth insulating film 26 made of a SOG (spin on glass) film having a thickness of 50 μs to 200 μs is formed on the entire structure, and then a first concentration of nitrogen and oxygen ions is sequentially injected to form a lower electrode. The SiO x N y film 27 is formed on the surface of the lower electrode composed of the polysilicon film 23 and the polysilicon spacer 25 '. At this time, the temperature of the substrate is maintained at 50 ℃ to 750 ℃ in the process of ion implantation of nitrogen ions (N + , N 2 + ) and oxygen ions (O + , O 2+ ), the concentration of nitrogen ions 1 × 10 14 / cm 2 to 1 × 10 16 / cm 2, the concentration of oxygen ions is 1 × 10 14 / cm 2 to 1 × 10 17 / cm 2, and oxygen and nitrogen ions are injected with energy of 0.5 to 200 KeV, respectively. In each case, the incidence angle of the ions does not exceed 10 °, and nitrogen ions are first implanted and oxygen ions are implanted later to prevent oxygen from diffusing toward the lower electrode in the subsequent dielectric film formation and subsequent heat treatment.

다음으로, 도2d에 도시한 바와 같이 상기 제4 절연막(26)을 제거하고, 캐패시터의 유전막을 형성하기 위하여 전체 구조 상에 Ta2O5막(28)을 저압화학기상증착법(low pressure chemical vapor deposition)으로 형성한 후, Ta2O5막(28)상에 상부전극을 형성하기 위하여 TiN막(29) 및 제3 폴리실리콘막(30)을 형성한다.Next, as shown in FIG. 2D, the Ta 2 O 5 film 28 is low pressure chemical vapor deposited on the entire structure to remove the fourth insulating film 26 and form the dielectric film of the capacitor. After the deposition, the TiN film 29 and the third polysilicon film 30 are formed to form the upper electrode on the Ta 2 O 5 film 28.

전술한 본 발명의 일실시예 및 다른 실시에서, 상기 TiN막 대신 WxNy막을 증착할 수도 있으며, TiN막 및 WxNy막은 화학기상증착법 또는 물리 증착법으로 형성한다. 그리고, 상기 캐패시터의 유전막을 TiO2, NbO2, ZrO2,(Ba, Sr)TiO3 등으로 형성할 수도 있다. 또한, 본 발명의 일실시예 및 다른 실시예에서 상기 Ta2O5막 증착은, 기판 온도를 250 ℃ 내지 750 ℃로 유지하고, 탄탈륨에톡사이드(Ta(C2H5O)5) 액체소스를 0.002 cc/min 내지 2.5 cc/min의 유속으로 기화기(vaporizer)내로 공급시키면서 기화기의 온도를 120 ℃ 내지 190 ℃로 유지하고, 캐리어 가스(carrier gas)로 10 sccm 내지 1000 sccm의 질소(N2)를 기화기 내에 유입하여 기화된 액체 소스를 반응기내로 주입시키면서 산소(O2) 가스를 10 sccm 내지 1000 sccm의 유량으로 반응기로 주입하여 Ta2O5막을 70 Å 내지 150 Å 두께로 형성한다. 이때 반응기의 압력은 10 mTorr 내지 10 Torr가 되도록 한다.In one embodiment and the other embodiments of the present invention described above, a W x N y film may be deposited instead of the TiN film, and the TiN film and the W x N y film are formed by chemical vapor deposition or physical vapor deposition. Further, the dielectric film of the capacitor may be formed of TiO 2 , NbO 2 , ZrO 2 , (Ba, Sr) TiO 3 , or the like. In addition, in one embodiment of the present invention and the Ta 2 O 5 film deposition, the substrate temperature is maintained at 250 ℃ to 750 ℃, tantalum ethoxide (Ta (C 2 H 5 O) 5 ) Liquid The source is fed into the vaporizer at a flow rate of 0.002 cc / min to 2.5 cc / min while maintaining the temperature of the vaporizer at 120 ° C. to 190 ° C. and a carrier gas of 10 sccm to 1000 sccm of nitrogen (N 2 ) is introduced into the vaporizer and the vaporized liquid source is injected into the reactor while oxygen (O 2 ) gas is injected into the reactor at a flow rate of 10 sccm to 1000 sccm to form a Ta 2 O 5 membrane having a thickness of 70 kPa to 150 kPa. . At this time, the pressure of the reactor is 10 mTorr to 10 Torr.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes are possible in the technical field of the present invention without departing from the technical spirit of the present invention. It will be clear to those of ordinary knowledge.

상기와 같이 이루어지는 본 발명은 하부전극의 산화저항성을 증가시키면서 저온에서 처리가 가능하므로 소자 특성의 열화를 방지할 수 있고, 폴리실리콘막과 SiOxNy막의 일함수 차이가 폴리실리콘막과 SixNy막의 일함수 차이보다 크기 때문에 누설 전류를 감소시킬 수 있다.The present invention made as described above can be treated at low temperatures while increasing the oxidation resistance of the lower electrode, thereby preventing deterioration of device characteristics, and the difference in work function between the polysilicon film and the SiO x N y film is different from the polysilicon film and Si x. The leakage current can be reduced because it is larger than the work function difference of the N y film.

도1a 내지 도1d는 본 발명의 일실시예에 따른 캐패시터 형성 공정 단면도1A to 1D are cross-sectional views of a capacitor forming process according to an embodiment of the present invention.

도2a 내지 도2d는 본 발명의 다른 실시예에 따른 캐패시터 형성 공정 단면도2A to 2D are cross-sectional views of a capacitor forming process according to another embodiment of the present invention.

* 도면의 주요 부분에 대한 설명 * Description of the main parts of the drawing

10, 20: 반도체 기판10, 20: semiconductor substrate

11, 12, 14, 21, 22, 24, 26: 절연막11, 12, 14, 21, 22, 24, 26: insulating film

13, 15, 19, 23, 25, 30: 폴리실리콘막13, 15, 19, 23, 25, 30: polysilicon film

15', 25': 폴리실리콘막 스페이서15 ', 25': polysilicon film spacer

16, 27: SiOxNy막16, 27: SiO x N y film

17, 28: Ta2O5막17, 28: Ta 2 O 5 membrane

18, 29: TiN막 18, 29: TiN film

Claims (14)

기판 상에 캐패시터의 하부전극으로서 폴리실리콘막을 형성하는 단계;Forming a polysilicon film on the substrate as a lower electrode of the capacitor; 상기 폴리실리콘막 표면에 실리콘산화질화막을 형성하는 단계;Forming a silicon oxynitride film on a surface of the polysilicon film; 상기 폴리실리콘막 상에 유전막을 형성하는 단계; 및 Forming a dielectric film on the polysilicon film; And 상기 유전막 상에 캐패시터의 상부전극을 형성하는 단계를 포함하며, 상기 실리콘산화질화막은 질소 및 산소를 함유한 소오스 가스를 사용한 플라즈마 처리에 의해 상기 폴리실리콘 하부전극 표면에 형성하는 것을 특징으로 하는 반도체 장치의 캐패시터 형성 방법.Forming an upper electrode of a capacitor on the dielectric layer, wherein the silicon oxynitride layer is formed on a surface of the polysilicon lower electrode by plasma treatment using a source gas containing nitrogen and oxygen; Of capacitor formation. 제 1 항에 있어서,The method of claim 1, 상기 질소를 함유한 가스는 NH3 또는 N2 가스 중 적어도 어느 하나를 포함하는 혼합가스인 것을 특징으로 하는 반도체 장치의 캐패시터 형성 방법.And the nitrogen-containing gas is a mixed gas containing at least one of NH 3 or N 2 gas. 제 1 항에 있어서,The method of claim 1, 상기 산소를 함유한 가스는 N2O 가스 또는 O2 가스 중 적어도 어느 하나를 포함하는 혼합 가스인 것을 특징으로 하는 반도체 장치의 캐패시터 형성 방법.The oxygen-containing gas is N 2 O gas Or a mixed gas containing at least one of O 2 gas. 제 3 항에 있어서,The method of claim 3, wherein 상기 NH3 가스의 양은 100 sccm 내지 1 slm인 반도체 장치의 캐패시터 형성 방법.And the amount of the NH 3 gas is 100 sccm to 1 slm. 제 3 항 또는 제 4 항에 있어서,The method according to claim 3 or 4, N2O 가스의 혼합비율은 10 %를 넘지 않는 반도체 장치의 캐패시터 형성 방법.A method of forming a capacitor in a semiconductor device in which the mixing ratio of N 2 O gas does not exceed 10%. 제 1 항에 있어서,The method of claim 1, 상기 플라즈마를 RF(radio frequency), ECR(electron cyclotron resonant) 또는 ICP(induced coupled plasma) 방법으로 형성하는 반도체 장치의 캐패시터 형성 방법.And forming the plasma by a radio frequency (RF), electron cyclotron resonant (ECR), or induced coupled plasma (ICP) method. 제 6 항에 있어서,The method of claim 6, 상기 RF 방법으로 50 W 내지 500 W의 RF 전력을 10 초 내지 5 분 동안 인가하여 플라즈마를 발생하는 것을 특징으로 하는 반도체 장치의 캐패시터 형성 방법.And a plasma is generated by applying RF power of 50 W to 500 W for 10 seconds to 5 minutes using the RF method. 제 1 항에 있어서,The method of claim 1, 상기 유전막은 Ta2O5, TiO2, NbO2,ZrO2 또는 (Ba, Sr)TiO3 중 어느 하나로 형성하는 반도체 장치의 캐패시터 형성 방법.The dielectric layer may be formed of Ta 2 O 5 , TiO 2 , NbO 2 , ZrO 2, or A method for forming a capacitor of a semiconductor device, which is formed of any one of (Ba, Sr) TiO 3 . 제 8 항에 있어서,The method of claim 8, 상기 Ta2O5막을 LPCVD(low pressure chemical vapor deposition) 방법으로 형성하는 것을 특징으로 하는 반도체 장치의 캐패시터 형성 방법.And forming the Ta 2 O 5 film by low pressure chemical vapor deposition (LPCVD). 제 9 항에 있어서,The method of claim 9, 상기 Ta2O5막을 형성하는 단계에서 기판 온도를 250 ℃ 내지 750 ℃로 유지하는 것을 특징으로 하는 반도체 장치의 캐패시터 형성 방법.And a substrate temperature is maintained at 250 ° C to 750 ° C in the step of forming the Ta 2 O 5 film. 제 9 항에 있어서,The method of claim 9, 상기 Ta2O5막을 탄탈륨에톡사이드(Ta(C2H5O)5) 액체소스 이용하여 형성하는 반도체 장치의 캐패시터 형성 방법.A method of forming a capacitor in a semiconductor device, wherein the Ta 2 O 5 film is formed using a tantalum ethoxide (Ta (C 2 H 5 O) 5 ) liquid source. 제 11 항에 있어서,The method of claim 11, 상기 탄탈륨에톡사이드(Ta(C2H5O)5) 액체소스를 0.002 cc/min 내지 2.5 cc/min의 유속으로 기화기(vaporizer)내에 공급하여 상기 Ta2O5막을 형성하는 반도체 장치의 캐패시터 형성 방법.A capacitor of a semiconductor device for supplying the tantalum ethoxide (Ta (C 2 H 5 O) 5 ) liquid source into a vaporizer at a flow rate of 0.002 cc / min to 2.5 cc / min to form the Ta 2 O 5 film. Forming method. 제 10 항 또는 제 12 항에 있어서,The method according to claim 10 or 12, 상기 Ta2O5막을 70 Å 내지 150 Å 두께로 형성하는 반도체 장치의 캐패시터 형성 방법.A method of forming a capacitor in a semiconductor device, wherein the Ta 2 O 5 film is formed to a thickness of 70 kV to 150 kV. 제 13 항에 있어서,The method of claim 13, 상기 Ta2O5막을 10 mTorr 내지 10 Torr 압력에서 형성하는 반도체 장치의 캐패시터 형성 방법.And forming the Ta 2 O 5 film at a pressure of 10 mTorr to 10 Torr.
KR1019970077985A 1997-12-30 1997-12-30 Capacitor Formation Method of Semiconductor Device KR100467475B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019970077985A KR100467475B1 (en) 1997-12-30 1997-12-30 Capacitor Formation Method of Semiconductor Device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019970077985A KR100467475B1 (en) 1997-12-30 1997-12-30 Capacitor Formation Method of Semiconductor Device

Publications (2)

Publication Number Publication Date
KR19990057906A KR19990057906A (en) 1999-07-15
KR100467475B1 true KR100467475B1 (en) 2005-06-07

Family

ID=37302764

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970077985A KR100467475B1 (en) 1997-12-30 1997-12-30 Capacitor Formation Method of Semiconductor Device

Country Status (1)

Country Link
KR (1) KR100467475B1 (en)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100539963B1 (en) * 2000-12-27 2005-12-28 주식회사 하이닉스반도체 Method for forming a insulating film in a semiconductor
KR100408686B1 (en) * 2001-06-28 2003-12-06 주식회사 하이닉스반도체 Method for manufacturing capacitor in semiconductor device
KR100480914B1 (en) * 2002-08-05 2005-04-07 주식회사 하이닉스반도체 Method for fabricating semiconductor device

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01308078A (en) * 1988-06-07 1989-12-12 Seiko Instr Inc Manufacture of semiconductor device
JPH05335483A (en) * 1992-05-29 1993-12-17 Oki Electric Ind Co Ltd Manufacture of semiconductor device
US5683929A (en) * 1990-10-05 1997-11-04 Mitsubishi Denki Kabushiki Kaisha Method of manufacturing a semiconductor device having a capacitor

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01308078A (en) * 1988-06-07 1989-12-12 Seiko Instr Inc Manufacture of semiconductor device
US5683929A (en) * 1990-10-05 1997-11-04 Mitsubishi Denki Kabushiki Kaisha Method of manufacturing a semiconductor device having a capacitor
JPH05335483A (en) * 1992-05-29 1993-12-17 Oki Electric Ind Co Ltd Manufacture of semiconductor device

Also Published As

Publication number Publication date
KR19990057906A (en) 1999-07-15

Similar Documents

Publication Publication Date Title
US20010006843A1 (en) Method for forming a gate insulating film for semiconductor devices
US7153746B2 (en) Capacitors, methods of forming capacitors, and methods of forming capacitor dielectric layers
KR100371142B1 (en) Capacitor Formation Method of Semiconductor Device
JPH09116104A (en) Manufacture of capacitor for semiconductor element
JP2003249497A (en) Method for fabricating semiconductor device
KR20040059761A (en) Capacitor with oxygen barrier and method of fabricating the same
KR100879233B1 (en) Selective metal oxide removal
US7371670B2 (en) Method for forming a (TaO)1-x(TiO)xN dielectric layer in a semiconductor device
KR100467475B1 (en) Capacitor Formation Method of Semiconductor Device
KR19990055204A (en) Capacitor Formation Method of Semiconductor Device
US6329237B1 (en) Method of manufacturing a capacitor in a semiconductor device using a high dielectric tantalum oxide or barium strontium titanate material that is treated in an ozone plasma
KR100414948B1 (en) Method of forming a capacitor in a semiconductor device
KR100318456B1 (en) A method for forming tantalum oxide capacitor in semiconductor device
KR100600292B1 (en) Method of manufacturing a capacitor in a semiconductor device
KR100326237B1 (en) Method for forming tantalum oxide layer using ozone gas and method for capacitor of semiconductor device by the same
KR100379533B1 (en) method for fabricating gate insulating film of semiconductor device
KR100321702B1 (en) Method for forming tantalum oxide and method for fabricating capacitor by the same
KR100618682B1 (en) Method for manufacturing capacitor in semiconductor memory divice
KR20000041429A (en) Method for fabricating capacitor which can prevent oxidation of bottom electrode
JPH118233A (en) Method for forming inorganic layer in semiconductor manufacturing process
US20090039413A1 (en) Method to form uniform tunnel oxide for flash devices and the resulting structures
KR20000003970A (en) Method for forming a capacitor having a polysilicon lower electrode.
KR100359783B1 (en) Method for Fabricating Capacitor of Semiconductor Device
KR20040039979A (en) Method of manufacturing capacitor for semiconductor device
KR19990059184A (en) Contact Forming Method of Semiconductor Device

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20101224

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee