KR100465634B1 - Cathod of etching device for improving uniformity of selective etching rate in semiconductor device - Google Patents

Cathod of etching device for improving uniformity of selective etching rate in semiconductor device Download PDF

Info

Publication number
KR100465634B1
KR100465634B1 KR10-2002-0084389A KR20020084389A KR100465634B1 KR 100465634 B1 KR100465634 B1 KR 100465634B1 KR 20020084389 A KR20020084389 A KR 20020084389A KR 100465634 B1 KR100465634 B1 KR 100465634B1
Authority
KR
South Korea
Prior art keywords
wafer
chuck
covering
etching
cathode
Prior art date
Application number
KR10-2002-0084389A
Other languages
Korean (ko)
Other versions
KR20040057622A (en
Inventor
고형수
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR10-2002-0084389A priority Critical patent/KR100465634B1/en
Publication of KR20040057622A publication Critical patent/KR20040057622A/en
Application granted granted Critical
Publication of KR100465634B1 publication Critical patent/KR100465634B1/en

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32431—Constructional details of the reactor
    • H01J37/32532—Electrodes
    • H01J37/32541—Shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32431—Constructional details of the reactor
    • H01J37/32715—Workpiece holder
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67017—Apparatus for fluid treatment
    • H01L21/67063—Apparatus for fluid treatment for etching
    • H01L21/67069—Apparatus for fluid treatment for etching for drying etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6831—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using electrostatic chucks

Abstract

본 발명은 식각선택비 균일도 개선용 반도체 식각장비의 캐소드 구조에 관한 것으로, 개시된 본 발명에 따른 식각선택비 균일도 개선용 반도체 식각장비의 캐소드 구조는, 상부에 웨이퍼가 장착되고, 수직 상하로 이동되는 E-척과; 상기 E-척주변에 설치되는 제1커버링과; 상기 제1커버링상에 배치되는 제2커버링과; 상기 제2커버링과 웨이퍼의 가장자리사이에 배치되는 웨이퍼 가장자리 링과; 상기 E-척과 제1커버링사이에 배치되는 삽입링을 포함하여 구성된다.The present invention relates to a cathode structure of the semiconductor etching equipment for improving the etching selectivity uniformity, the cathode structure of the semiconductor etching equipment for improving the etching selectivity uniformity according to the present invention, the wafer is mounted on top, vertically moved up and down E-chuck; A first covering installed around the E-chuck; A second covering disposed on the first covering; A wafer edge ring disposed between the second covering and an edge of the wafer; And an insertion ring disposed between the E-chuck and the first covering.

Description

식각선택비 균일도 개선용 반도체 식각장비의 캐소드 구조{Cathod of etching device for improving uniformity of selective etching rate in semiconductor device}Cathode of etching device for improving uniformity of selective etching rate in semiconductor device

본 발명은 식각선택비 균일도 개선용 반도체 식각장비의 캐소드에 관한 것으로서, 보다 상세하게는 진공 플라즈마 장비를 이용하여 반도체소자의 패턴을 형성하는 경우, 장비의 캐소드 설계를 변경하여 웨이퍼상에서의 박막의 식각선택비 균일도를 향상시킬 수 있는 식각선택비 균일도 개선용 반도체 식각장비의 캐소드 구조에 관한 것이다.The present invention relates to a cathode of a semiconductor etching equipment for improving the etching selectivity uniformity, and more particularly, when forming a pattern of a semiconductor device using a vacuum plasma equipment, by changing the cathode design of the equipment to etch the thin film on the wafer It relates to a cathode structure of the semiconductor etching equipment for improving the etching selectivity uniformity to improve the selectivity uniformity.

반도체 제조공정이 점점 고집적/초미세화 됨에 따라 웨이퍼 전 영역에서 요구되는 배선 크기 또는 콘택홀의 패턴 크기 산포는 점점 감소하고 있는 추세이다.As semiconductor manufacturing processes become increasingly integrated / microscopic, the distribution of wiring size or pattern size of contact holes required in the entire wafer area is gradually decreasing.

그러나, 웨이퍼 가장자리영역에서는 캐소드의 기하학적인 모양 효과, 또는 챔버벽(chamber wall) 효과에 기인한 조절 불가능한 요소들이 작용하여, 적절한 반도체 수율을 얻기 위하여 요구되는 웨이퍼상에서의 특성 산포를 만족시키는 것이 점점 어려워지고 있다.However, in the wafer edge region, non-adjustable factors due to the geometric shape effect of the cathode or chamber wall effect act, making it increasingly difficult to meet the characteristic dispersion on the wafer required to obtain proper semiconductor yield. ought.

도 1을 살펴 보면, 웨이퍼 중심영역에서는 정상의 패턴이 형성되지만, 웨이퍼의 최외곽영역에서는 금속콘택의 경우(a) 또는 비트라인의 경우(b), 매우 찌그러진(distorted) 패턴이 발생하기도 한다.Referring to FIG. 1, a normal pattern is formed in the center region of the wafer, but a very distorted pattern may occur in the outermost region of the wafer in the case of a metal contact (a) or a bit line (b).

이와 같은 웨이퍼의 중심부와 가장자리부간의 패턴의 불균일성 문제는 진공장비의 캐소드 설계와 밀접한 관련이 있다.The problem of non-uniformity of the pattern between the center and the edge of the wafer is closely related to the cathode design of the vacuum equipment.

이러한 관점에서, 일반적인 진공장비의 캐소드 설계에 대해 도 2를 참조하여설명하면 다음과 같다.In this regard, the cathode design of a general vacuum equipment will be described with reference to FIG. 2 as follows.

웨이퍼가 E-척(chuck)위에 위치하게 되고, 웨이퍼 외곽으로 여러 용도의 실드링들이 배치되어 있다. 여기서, 상기 실드링들은 주로 석영(guarz), Si, 사파이어 등의 재료로 제작된다.The wafer is placed on an E-chuck and shield rings of various applications are arranged outside the wafer. Here, the shield rings are mainly made of a material such as quartz, Si, sapphire, or the like.

또한, 진공식각 공정이 진행되는 동안에 이 실드링(shield ring) 자체가 식각되어 여분의 산소, 실리콘 등분자들을 발생시키게 되고, 이러한 분자들은 감광막(PR) 대 식각되는 박막의 식각선택비에 매우 큰 영향을 미치며, 이 영향의 정도가 그 구조적 특성상 웨이퍼 가장자리영역에 집중되기 때문에 도 1에서와 같은 결과가 발생하는 것이다.In addition, during the vacuum etching process, the shield ring itself is etched to generate extra oxygen, silicon equimolecules, and these molecules are very large in the etch selectivity of the photoresist (PR) to the etched thin film. And the degree of the effect is concentrated in the wafer edge region due to its structural characteristics, resulting in the same result as in FIG.

이러한 문제점을 해결하기 위하여 현재 시도되는 방법중에 하나는 실드링 크기(shield ring dimension)를 최적화하는 것인데, 이 방법은 각 공정마다 요구되는 링들의 크기가 모두 다를 경우에 각 공정을 적용할때마다 링을 교체해야 한다는 적용상의 어려움을 야기한다.One of the currently tried methods to solve this problem is to optimize the shield ring dimension, which is applied to each process when the required ring size is different for each process. This raises the application difficulty of the replacement.

웨이퍼 중심부와 가장자리부간의 패턴 균일도를 확보하기 위하여 현재 시도되고 있는 방법중에 현재 시도되고 있는 방법중에 하나는 웨이퍼 외곽에 위치하고 있는 실드링(shield ring)의 크기를 최적화하는 것이다.One of the currently attempted methods to ensure the pattern uniformity between the wafer center and the edge is to optimize the size of the shield ring located outside the wafer.

도 2a를 참조하면 웨이퍼와 인접하여 웨이퍼 가장지리링이 있고, 그 바깥쪽으로 커버링들이 있다.With reference to FIG. 2A there is a wafer edge ring adjacent to the wafer and coverings outward.

현재까지의 실험적 결과를 참조하면 웨이퍼 중앙-가장자리간의 균일도에 가장 큰 영향을 주는 것은 웨이퍼와 가장 인접한 웨이퍼가장자리링의 크기이며, 그 크기중에서도 웨이퍼와 수직거리"C"에 가장 밀접한 관계가 있다고 밝혀졌다.Based on the experimental results to date, it is found that the largest influence on the uniformity between the center and edge of the wafer is the size of the wafer edge ring closest to the wafer, and among these sizes, the closest relationship with the wafer and the vertical distance "C" is found. .

그러나, 각 공정의 최적 성능이 나타나는 링 크기들은 모두 다르므로, 하나의 진공장비에서 다른 여러 공정이 진행되는 경우에는 각 공정에 최적화되어 있는 링으로 교체해야 하므로 복수의 링세트를 구매하는데 추가적인 비용이 소모되고, 각 공정이 진행될 때마다 링세트를 교체해야 한다는 공정상의 어려움이 있다.However, since the ring sizes that yield optimal performance for each process are all different, when several processes are performed in one vacuum system, the additional cost of purchasing a plurality of ring sets is needed because the rings optimized for each process need to be replaced. It is consumed and there is a process difficulty that the ring set needs to be replaced with each process.

이에 본 발명은 상기 종래기술의 제반 문제점을 해결하기 위하여 안출한 것으로서, 진공플라즈마 장비의 캐소드 설계를 변경하여 웨이퍼상에서의 박막의 식각 선택비 균일도를 향상시킬 수 있는 식각선택비 균일도 개선용 반도체 식각 장비의 캐소드 구조를 제공함에 그 목적이 있다.Accordingly, the present invention has been made to solve the above problems of the prior art, the semiconductor etching equipment for improving the etching selectivity uniformity to improve the etching selectivity uniformity of the thin film on the wafer by changing the cathode design of the vacuum plasma equipment Its purpose is to provide a cathode structure.

도 1a은 종래기술에 따른 식각장비의 캐소드 구조에 있어서, 웨이퍼가장자리 쪽에서 금속콘택홀의 비뜨러짐(distortion) 현상을 나타남을 보여 주는 단면.Figure 1a is a cross-sectional view showing the phenomenon of distortion of the metal contact hole in the wafer edge side in the cathode structure of the etching equipment according to the prior art.

도 1b는 종래기술에 따른 식각장비의 캐소드 구조에 있어서, 웨이퍼가장자리 쪽에서 비트라인패턴의 비뜨러짐(distortion) 현상을 나타남을 보여 주는 단면.Figure 1b is a cross-sectional view showing the distortion of the bit line pattern on the wafer edge side in the cathode structure of the etching apparatus according to the prior art.

도 2는 일반적인 반도체 식각장비의 캐소드 구조를 나타낸 단면도.2 is a cross-sectional view showing a cathode structure of a general semiconductor etching equipment.

도 3은 본 발명에 따른 식각선택비 균일도 개선용 반도체 식각장비의 캐소드 구조를 나타낸 단면도.3 is a cross-sectional view showing a cathode structure of the semiconductor etching equipment for improving the etching selectivity uniformity according to the present invention.

[도면부호의설명][Description of Drawing Reference]

41 : 웨이퍼 51 : E-척41 wafer 51 E-chuck

53 : 제1커버링 55 : 삽입링53: first covering 55: insertion ring

57 : 제2커버링 59 : 웨이퍼가장자리링57: second covering 59: wafer edge ring

A : 웨이퍼 가장자리링의 높이A: height of wafer edge ring

B : 웨이퍼 가장자리링의 상면폭B: Top surface width of wafer edge ring

C : 웨이퍼 가장자리링상면과 웨이퍼간 높이C: Height between wafer edge ring top surface and wafer

상기 목적을 달성하기 위한 본 발명에 따른 식각선택비 균일도 개선용 반도체 식각장비의 캐소드 구조는, 상부에 웨이퍼가 장착되고, 수직 상하로 이동되는 E-척과; 상기 E-척주변에 설치되는 제1커버링과; 상기 제1커버링상에 배치되는 제2커버링과; 상기 제2커버링과 웨이퍼의 가장자리사이에 배치되는 웨이퍼 가장자리 링과; 상기 E-척과 제1커버링사이에 배치되는 삽입링을 포함하여 구성되는 것을 특징으로한다.The cathode structure of the semiconductor etching equipment for improving the etching selectivity uniformity according to the present invention for achieving the above object, the wafer is mounted on top, E-chuck to move vertically up and down; A first covering installed around the E-chuck; A second covering disposed on the first covering; A wafer edge ring disposed between the second covering and an edge of the wafer; And an insertion ring disposed between the E-chuck and the first covering.

(실시예)(Example)

이하, 본 발명에 따른 식각선택비 균일도 개선용 반도체 식각장비의 캐소드 구조를 첨부된 도면을 참조하여 상세히 설명한다.Hereinafter, the cathode structure of the semiconductor etching equipment for improving the etching selectivity uniformity according to the present invention will be described in detail with reference to the accompanying drawings.

도 3은 본 발명에 따른 식각선택비 균일도 개선용 반도체 식각장비의 캐소드 구조의 단면도이다.3 is a cross-sectional view of the cathode structure of the semiconductor etching equipment for improving the etching selectivity uniformity according to the present invention.

본 발명의 일실시예에 따른 식각선택비 균일도 개선용 반도체 식각장비의 캐소드 구조에 있어서 링들의 배치는, 도 3에 도시된 바와같이, 고정해 두고 E-척(chuck)의 높낮이를 변경하므로써 웨이퍼 중심-가장자리 균일도에 영향을 줄 수 있는 크기"C"를 변화시켜 가며 각 공정에서 최적의 성능을 발휘할 수 있는 하드웨어 조건을 조정할 수 있다.In the cathode structure of the semiconductor etching apparatus for improving the etching selectivity uniformity according to the embodiment of the present invention, the arrangement of the rings is fixed by changing the height of the E-chuck as shown in FIG. By varying the size "C" that can affect the center-edge uniformity, you can adjust the hardware conditions for optimal performance in each process.

본 발명에 따른 식각장비의 캐소드의 구성은, 상부에 웨이퍼가 놓여지고, 수직 상하로 이동 되도록 E-척이 구비되어 있고, 상기 E-척주변에 제1커버링이 설치되어 있다.In the cathode of the etching apparatus according to the present invention, the wafer is placed on the upper portion, and the E-chuck is provided to move vertically up and down, and the first covering is installed around the E-chuck.

또한, 상기 제1커버링상에 제2커버링이 배치되어 있고, 상기 제2커버링과 웨이퍼의 가장자리사이에 웨이퍼 가장자리링이 장착되어 있다.In addition, a second covering is disposed on the first covering, and a wafer edge ring is mounted between the second covering and the edge of the wafer.

그리고, 상기 E-척과 제1커버링사이에는 삽입링이 끼워져 있다.An insertion ring is inserted between the E-chuck and the first covering.

한편, 상기 캐소드의 종류로는 ESC(정전 척) 또는 M-척(기계척)이 있으며, 상기 E-척은 수직이동뿐만이 아니라 수평이동, 회전이동도 가능하도록 되어 있다.On the other hand, the cathode may be an ESC (electrostatic chuck) or an M-chuck (mechanical chuck), and the E-chuck is capable of horizontal movement and rotational movement as well as vertical movement.

그리고, 상기 캐소드의 이동제어시에는 스텝핑 모터(stepping motor) 또는 서보모터(servo motor)가 사용되며, 상기 캐소드 수직 이동시에 엔코더(encoder)가 사용된다.In addition, a stepping motor or a servo motor is used in the movement control of the cathode, and an encoder is used in the vertical movement of the cathode.

한편, 상기 식각장비로는 RIE, MERIE, 마이크로 소스 또는 ICP 형태를 사용된다.On the other hand, the etching equipment is used in the form of RIE, MERIE, micro source or ICP.

본 발명에서는 일정한 실드 링들의 배치에서 웨이퍼가 놓여져 있는 E-척의 높낮이를 조절하므로써 각 공정의 최적조건을 찾을 수 있다.In the present invention, the optimum condition of each process can be found by adjusting the height of the E-chuck on which the wafer is placed in a certain arrangement of shield rings.

위에서 설명한 바와같이, 웨이퍼의 중심부와 가장자리부간에 발생하는 불균일성은 결과적으로 웨이퍼 외곽의 실드부의 식각으로부터 발생하는 여분의 산소, 실리콘 분자에 의한 식각 선택비의 변화와 관계가 있고, 이 선택비는 도 1에서와 같이 웨이퍼와 실드부의 높이차와 연관이 있으므로, 실드 링의 개조없이 E-척의 높낮이를 변화시키므로써 각 공정에 최적 식각선택비를 구현할 수 있다.As described above, the nonuniformity generated between the center portion and the edge portion of the wafer is consequently related to the change in the etching selectivity caused by the extra oxygen and silicon molecules resulting from the etching of the shield portion outside the wafer. As it is related to the height difference between the wafer and the shield, as shown in Fig. 1, the optimal etching selectivity can be realized for each process by changing the height of the E-chuck without modifying the shield ring.

상기에서 설명한 바와같이, 본 발명에 따른 식각선택비 균일도 개선용 반도체 식각장비의 캐소드 구조반도체소자 제조시의 식각선택비 개선방법에 의하면, 하나의 링세트로도 E-척의 높낮이 조절을 통하여 다수의 공정조건을 확립할 수 있으므로 장비 구입 및 유지비를 감소시킬 수 있다.As described above, according to the method for improving the etching selectivity in the manufacturing of the cathode structure semiconductor device of the semiconductor etching equipment for improving the etching selectivity uniformity according to the present invention, a single ring set is provided by adjusting the height of the E-chuck. Process conditions can be established, reducing equipment purchase and maintenance costs.

또한, 하나의 진공챔버에서 다수의 공정을 진행하는 경우, 각 공정에 적합한 링세트로 교체하는데 필요한 시간에 따른 런타임(run time)의 손실을 제거할 수 있다.In addition, when a plurality of processes are performed in one vacuum chamber, the loss of run time according to the time required to replace the ring set suitable for each process can be eliminated.

한편, 본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능할 것이다.On the other hand, the present invention is not limited to the above-described specific preferred embodiments, and various changes can be made by those skilled in the art without departing from the gist of the invention claimed in the claims. will be.

Claims (6)

상부에 웨이퍼가 장착되고, 수직, 수평 및 회전이동이 가능하여 상기 웨이퍼의 중심부와 가장자리부 간의 식각균일도를 개선시키기 위한 E-척과;An E-chuck mounted on top of the wafer and capable of vertical, horizontal and rotational movement to improve the etching uniformity between the center and the edge of the wafer; 상기 E-척의 수직, 수평 및 회전이동을 제어하기 위한 스텝핑모터 또는 서보모터와;A stepping motor or servomotor for controlling the vertical, horizontal and rotational movements of the E-chuck; 상기 E-척주변에 설치되는 제1커버링과;A first covering installed around the E-chuck; 상기 제1커버링상에 배치되는 제2커버링과;A second covering disposed on the first covering; 상기 제2커버링과 웨이퍼의 가장자리사이에 배치되는 웨이퍼 가장자리링과;및A wafer edge ring disposed between the second covering and an edge of the wafer; and 상기 E-척과 제1커버링사이에 배치되는 삽입링을 포함하여 구성되는 식각선택비 균일도 개선용 반도체 식각장비의 캐소드 구조.The cathode structure of the semiconductor etching equipment for improving the etch selectivity uniformity comprising an insertion ring disposed between the E-chuck and the first covering. 제1항에 있어서, 상기 캐소드의 종류로는 ESC(정전 척) 또는 M-척(기계척)인 것을 특징으로하는 식각선택비 균일도 개선용 반도체 식각장비의 캐소드 구조반도체제조장비의 캐소드 구조.The cathode structure of the semiconductor manufacturing apparatus of claim 1, wherein the type of cathode is an ESC (electrostatic chuck) or an M-chuck (mechanical chuck). 삭제delete 삭제delete 제1항에 있어서, 상기 캐소드 수직 이동시에 엔코더(encoder)가 사용되는 것을 특징으로하는 식각선택비 균일도 개선용 반도체 식각장비의 캐소드 구조반도체 제조장비의 캐소드 구조.The cathode structure of the semiconductor manufacturing equipment of claim 1, wherein an encoder is used during vertical movement of the cathode. 제1항에 있어서, 상기 식각장비로는 RIE, MERIE, 마이크로 소스 또는 ICP 형태를 사용하는 것을 특징으로하는 식각선택비 균일도 개선용 반도체 식각장비의 캐소드 구조반도체 식각장비의 캐소드 구조.The cathode structure of the semiconductor etching equipment of claim 1, wherein the etching equipment uses RIE, MERIE, micro source or ICP type.
KR10-2002-0084389A 2002-12-26 2002-12-26 Cathod of etching device for improving uniformity of selective etching rate in semiconductor device KR100465634B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR10-2002-0084389A KR100465634B1 (en) 2002-12-26 2002-12-26 Cathod of etching device for improving uniformity of selective etching rate in semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2002-0084389A KR100465634B1 (en) 2002-12-26 2002-12-26 Cathod of etching device for improving uniformity of selective etching rate in semiconductor device

Publications (2)

Publication Number Publication Date
KR20040057622A KR20040057622A (en) 2004-07-02
KR100465634B1 true KR100465634B1 (en) 2005-01-13

Family

ID=37350185

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2002-0084389A KR100465634B1 (en) 2002-12-26 2002-12-26 Cathod of etching device for improving uniformity of selective etching rate in semiconductor device

Country Status (1)

Country Link
KR (1) KR100465634B1 (en)

Also Published As

Publication number Publication date
KR20040057622A (en) 2004-07-02

Similar Documents

Publication Publication Date Title
US6433484B1 (en) Wafer area pressure control
US7879250B2 (en) Method of processing a workpiece in a plasma reactor with independent wafer edge process gas injection
US7832354B2 (en) Cathode liner with wafer edge gas injection in a plasma reactor chamber
KR100532354B1 (en) Apparatus for controling etching area and apparatus and method for etching edge of wafer
JP5606565B2 (en) Variable volume plasma processing chamber and method thereof
TWI430395B (en) Cathode liner with wafer edge gas injection in a plasma reactor chamber
KR20060008438A (en) Apparatus for
CN101473415A (en) Edge gas injection for critical dimension uniformity improvement
KR20020095324A (en) semiconductor device fabricating equipment using radio frequency energy
US20050014372A1 (en) Etching method and plasma etching processing apparatus
KR100301069B1 (en) Method and apparatus for etching semiconductor wafer
KR100465634B1 (en) Cathod of etching device for improving uniformity of selective etching rate in semiconductor device
CN114664622A (en) Plasma processing device and adjusting method
CN213583695U (en) Plasma processing device
JP4608827B2 (en) Plasma processing apparatus and plasma processing method
KR20060044089A (en) Plasma etch apparatus having height-adjustable and segmented anode electrodes and etching method using the apparatus
KR100716690B1 (en) Apparatus and method for processing semiconductor piece
KR100626369B1 (en) Apparatus for manufacturing semiconductor devices capable of pumping control by pumping guide
TW202339055A (en) Wafer edge tilt and etch rate uniformity
KR101098793B1 (en) Adaptively plasma source and plasma chamber for processing a large-diameter wafer
KR20230029643A (en) Chamber Central Flow Optimizer
JP2656745B2 (en) Wafer processing method
KR100430583B1 (en) Method for profile controlling of semiconductor device using for plasma equipment
KR20060074710A (en) Electro static chuck of semiconductor etch equipment
KR20230098977A (en) Baffle unit and substrate treating apparatus including the same

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20101125

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee