KR100465539B1 - 에스티엔 엘시디 패널 구동 회로 - Google Patents

에스티엔 엘시디 패널 구동 회로 Download PDF

Info

Publication number
KR100465539B1
KR100465539B1 KR10-2001-0085644A KR20010085644A KR100465539B1 KR 100465539 B1 KR100465539 B1 KR 100465539B1 KR 20010085644 A KR20010085644 A KR 20010085644A KR 100465539 B1 KR100465539 B1 KR 100465539B1
Authority
KR
South Korea
Prior art keywords
terminal
image data
voltage
signal
driving circuit
Prior art date
Application number
KR10-2001-0085644A
Other languages
English (en)
Other versions
KR20030055620A (ko
Inventor
이재평
Original Assignee
매그나칩 반도체 유한회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 매그나칩 반도체 유한회사 filed Critical 매그나칩 반도체 유한회사
Priority to KR10-2001-0085644A priority Critical patent/KR100465539B1/ko
Publication of KR20030055620A publication Critical patent/KR20030055620A/ko
Application granted granted Critical
Publication of KR100465539B1 publication Critical patent/KR100465539B1/ko

Links

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/02—Details of power systems and of start or stop of display operation
    • G09G2330/021—Power management, e.g. power saving

Abstract

본 발명의 에스티엔 엘시디 패널 구동 회로는 세그먼트 구동 회로의 개선된 구조를 제안함으로써, 소비 전력을 줄일 수 있는 에스티엔 엘시디 패널 구동 회로를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은, 화상 데이터 신호 및 구동 신호를 출력하는 제어부; 상기 제어부에서 화상 데이터 신호를 입력받고, 상기 화상 데이터 신호에 따른 화상 데이터 전압을 출력하는 세그먼트 구동회로; 상기 제어부에서 구동 신호를 입력받고, 상기 구동 신호에 따른 활성화 전압을 출력하는 공통 구동 회로; 및 상기 세그먼트 구동 회로로부터 세그먼트선을 통하여 상기 화상 데이터 전압을 입력받고, 상기 공통 구동 회로로부터 공통선을 통하여 상기 활성화 전압을 입력받으며, 상기 활성화 전압에 의해 공통선을 활성화함에 따라 세그먼트선을 통하여 상기 화상 데이터 전압에 따른 화상신호를 출력하는 엘시디 패널을 포함하고, 상기 세그먼트 구동 회로는, 상기 화상 데이터 신호를 입력받고, 상기 화상 데이터 신호에 따른 버퍼 제어 신호를 출력하는 아날로그 회로부; 및 상기 아날로그 회로부에서 출력한 버퍼 제어 신호의 제어에 따라 상이한 레벨의 전압을 상기 화상 데이터 전압으로서 출력하고, 상기 화상 데이터 전압을 이용하여 내부 커패시터에 전하를 저장하며, 화상 데이터 전압을 생성하는데에 있어서 상기 저장된 전하를 이용하는 출력버퍼를 포함한다.

Description

에스티엔 엘시디 패널 구동 회로{STN LIQUID CRYSTAL PANEL DISPLAY DRIVER}
본 발명은 엘시디 패널 구동회로(Liquid Crystal Panel Display Driver)에 관한 것으로, 특히 엘시디 패널 구동 회로의 출력 버퍼의 구조 개선에 관한 것이다.
엘시디 패널은 다수개의 액정셀이 매트릭스 구조로 배열되어 이루어지는데, 특히, 에스티엔(STN ; Super Twisted Nematic) 엘시디는 명칭에서도 알 수 있듯이많이 비틀린 구조를 갖고 있다.
도 1은 이와 같은 종래의 에스티엔 엘시디 패널 구동 회로용 출력 버퍼를 나타낸 것으로, 특히 세그먼트 측의 출력 버퍼에 관한 회로도이다.
종래의 에스티엔 드라이버용 출력 버퍼는, 소스 단자는 V0 전압단에 연결되고, 드레인 단자는 출력단에 연결되며, 게이트 단자로 외부 제어신호를 받는 제 1 PMOS 트랜지스터(103)와; 소스 단자는 V5 전압단에 연결되고, 드레인 단자는 상기 제 1 PMOS 트랜지스터(103)의 드레인 단자에 연결된 출력단에 연결되며, 게이트 단자로 외부 제어신호를 받는 제 1 NMOS 트랜지스터(101)와; 소스 단자는 V2 전압단에 연결되고, 드레인 단자는 상기 제 1 PMOS 트랜지스터(103) 및 제 1 NMOS 트랜지스터(101)의 드레인 단자에 연결된 출력단에 연결되며, 게이트 단자로 외부 제어신호를 받는 제 2 PMOS 트랜지스터(104); 및 소스 단자는 V3 전압단에 연결되고, 드레인 단자는 상기 제 1 PMOS 트랜지스터(103) 및 제 1 NMOS 트랜지스터(101)의 드레인 단자에 연결된 출력단에 연결되며, 게이트 단자로 외부 제어신호를 받는 제 2 NMOS 트랜지스터(102)로 구성되어 있다.
도 2는 에스티엔 엘시디의 구동 파형을 나타낸 것이다.
도 2에서는, n번째 프레임에서의 공통선의 구동 파형(201) 및 n+1번째 프레임에서의 공통선의 구동 파형(202)이 도시되어 있다. 여기서, 각각의 공통선은 한 프레임 동안 첫 번째 라인에서부터 마지막 라인까지 순차적으로 선택된다. 공통선에 펄스 파형이 인가되면 그 공통선에 연결된 화소들은 데이터에 맞게 세그먼트로부터 전압을 받아 화소를 온시키거나, 오프시켜, 화상을 표현한다. 또한, n번째 프레임에서 데이터가 온일 때의 세그먼트 선의 구동 파형(203), n+1번째 프레임에서 데이터가 온일 때의 세그먼트 선의 구동 파형(204)과 동시에, n번째 프레임에서 데이터가 오프일 때의 세그먼트 선의 구동 파형(205), n+1번째 프레임에서 데이터가 오프일 때의 세그먼트 선의 구동 파형(206)이 도시되어 있다. 여기서, 공통선의 드라이버는 액정의 노화를 방지하기 위해 프레임마다 V0과 V5사이를 번갈아 가며 인가한다.
상기와 같은 종래의 출력 버퍼는, 전압레벨크기에 있어서, 도 3에서와 같이 공통선의 구동 파형이 "V0>V1>V2>V3>V4>V5"의 관계를 나타낼 때, n번째 프레임에서 데이터가 온일 경우, 제 1 NMOS 트랜지스터(101)가 턴 온 되어 V5의 전압을 내보내고, 오프일 경우, 제 2 NMOS 트랜지스터(102)가 턴 온 되어 V3의 전압을 내보낸다. 또한, n+1번째 프레임에서 데이터가 온일 경우, 제 1 PMOS 트랜지스터(103)가 턴 온 되어 V0의 전압을 내보내고, 오프일 경우, 제 2 PMOS 트랜지스터(104)가 턴 온 되어 V2의 전압을 내보낸다. 상술한 바와 같이 도 2의 종래의 STN 드라이버용 출력 버퍼는, 공통선의 수가 k개일 경우 한 프레임 동안 최대 (k-1)번 V5와 V3 사이 또는 V0와 V2 사이에서 스윙하므로, 전력소비량이 큰 문제점이 있었다.
상기 문제점을 해결하기 위하여 안출된 본 발명은 세그먼트 구동 회로의 개선된 구조를 제안함으로써, 소비 전력을 줄일 수 있는 에스티엔 엘시디 패널 구동 회로를 제공하는데 그 목적이 있다.
도 1은 종래의 에스티엔 엘시디 패널 구동 회로용 출력 버퍼를 나타낸 회로도,
도 2는 에스티엔 엘시디의 구동 파형을 나타낸 그래프,
도 3은 본 발명의 일 실시예에 의한 에스티엔 엘시디 패널 구동회로를 나타낸 블록도,
도 4는 본 발명에 의한 일 실시예에 의한 에스티엔 엘시디 패널 구동 회로용 출력 버퍼를 나타낸 회로도,
도 5는 본 발명에 의한 또 다른 일 실시예에 의한 에스티엔 엘시디 패널 구동 회로용 출력 버퍼를 나타낸 회로도.
* 도면의 주요 부분에 대한 부호의 설명 *
101 : 제 1 NMOS 트랜지스터 102 : 제 2 NMOS 트랜지스터
103 : 제 1 PMOS 트랜지스터 104 : 제 2 PMOS 트랜지스터
201, 202 : n번째 프레임에서의 공통선의 구동 파형
203, 204, 205, 206 : 세그먼트 선의 구동 파형
301, 302, 303 : 공통선 304, 305 : 세그먼트 선
306, 307, 308 : 화소 309 : 제어부
310 : 세그먼트 구동 회로 310a : 아날로그 회로부
310b : 출력 버퍼 311 : 공통 구동 회로
312 : 엘시디 패널 401 : 제 1 NMOS 트랜지스터
402 : 제 2 NMOS 트랜지스터 403 : 제 3 NMOS 트랜지스터
404 : 제 1 PMOS 트랜지스터 405 : 제 2 PMOS 트랜지스터
406 : 제 3 PMOS 트랜지스터 407 : 제 1 커패시터
408 : 제 2 커패시터 410 : 제 1 외부 제어신호
411 : 제 2 외부 제어신호 412 : 제 3 외부 제어신호
413 : 제 4 외부 제어신호 420 : 출력단
514 : 제 5 외부 제어신호 515 : 제 6 외부 제어신호
상기 목적을 달성하기 위하여 본 발명은, 화상 데이터 신호 및 구동 신호를 출력하는 제어부; 상기 제어부에서 화상 데이터 신호를 입력받고, 상기 화상 데이터 신호에 따른 화상 데이터 전압을 출력하는 세그먼트 구동회로; 상기 제어부에서 구동 신호를 입력받고, 상기 구동 신호에 따른 활성화 전압을 출력하는 공통 구동 회로; 및 상기 세그먼트 구동 회로로부터 세그먼트선을 통하여 상기 화상 데이터 전압을 입력받고, 상기 공통 구동 회로로부터 공통선을 통하여 상기 활성화 전압을 입력받으며, 상기 활성화 전압에 의해 공통선을 활성화함에 따라 세그먼트선을 통하여 상기 화상 데이터 전압에 따른 화상신호를 출력하는 엘시디 패널을 포함하고, 상기 세그먼트 구동 회로는, 상기 화상 데이터 신호를 입력받고, 상기 화상 데이터 신호에 따른 버퍼 제어 신호를 출력하는 아날로그 회로부; 및 상기 아날로그 회로부에서 출력한 버퍼 제어 신호의 제어에 따라 상이한 레벨의 전압을 상기 화상 데이터 전압으로서 출력하고, 상기 화상 데이터 전압을 이용하여 내부 커패시터에 전하를 저장하며, 화상 데이터 전압을 생성하는데에 있어서 상기 저장된 전하를 이용하는 출력버퍼를 포함하여 이루어진다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 본 발명의 가장 바람직한 실시예들을 첨부된 도면을 참조하여 설명하기로 한다.
먼저, 도 3은 본 발명의 일 실시예에 의한 에스티엔 엘시디 패널 구동회로를 나타낸 블록도로서, 공통선(301~303), 세그먼트선(304, 305), 화소(306~308), 제어부(309), 세그먼트 구동 회로(310), 공통 구동 회로(311) 및 엘시디 패널(312)로 구성된다.
제어부(309)에는 화상데이타신호(RGB)와 수평동기신호(H_SYNC) 및 수직동기신호(V_SYNC)가 입력된다(도시하지 않음). 상기 제어부(309)에 입력된 화상데이타신호(RGB)는 수평동기신호(H_SYNC)와 수직동기신호(V_SYNC)의 타이밍에 맞추어 후술하는 세그먼트 구동 회로(310)에 전달하는 역할을 한다. 이때, 상기 제어부(309)에서는 극성제어신호(POL)도 발생시켜서 세그먼트 구동 회로(310)로 출력하는데, 이 극성제어신호(POL)는 화상데이타 신호의 극성(＋ 또는 －)을 제어하기 위한 신호이다.
또한, 세그먼트 구동 회로(310)는 입력받은 화상 데이터 신호(RGB)를 후술하는 엘시디 패널(312)의 각 라인(304, 305)으로 출력하는 데, 저장된 전하를 다시 사용하여 출력하는 역할을 한다. 여기서 상기 세그먼트 구동 회로(310)는 화상 데이터를 입력받아 구동하여 출력하는 아날로그 회로부(310a)와 상기 아날로그 회로부(410a)에서 출력한 화상 데이터를 전압으로 출력하는 출력버퍼(311b)로 이루어져 있다.
한편, 공통 구동 회로(311)는 제어부(309)에서 출력되는 구동신호(D)에 의해 동작하여 후술하는 엘시디 패널(312)의 각 라인을 활성화시키는 역할을 한다.
또한, 엘시디 패널(312)은, 한 라인에 상기 세그먼트 구동 회로(310)로부터 화상 데이터 신호(RGB)를 세그먼트선(304, 305)을 통하여 입력받고, 상기 공통 구동 회로(311)가 공통선(301~303)을 통하여 펄스 전압을 인가하며, 한 라인 분량의 화상신호를 화소(306~308)를 통하여 출력되도록 하는 역할을 한다.
도 4는 본 발명에 의한 일 실시예에 의한 에스티엔 엘시디 패널 구동 회로용 출력 버퍼를 나타낸 회로도로서, 상기 출력 버퍼는 제 1 PMOS 트랜지스터(404), 제 1 NMOS 트랜지스터(401), 제 2 PMOS 트랜지스터(405), 제 2 NMOS 트랜지스터(402), 제 3 PMOS 트랜지스터(406), 제 3 NMOS 트랜지스터(403), 제 1 커패시터(408) 및제 2 커패시터(407)를 포함한다.
제 1 PMOS 트랜지스터(404)는, 소스 단자는 V0 전압단에 연결되고, 드레인 단자는 출력단(420)에 연결되며, 게이트 단자로 제 1 외부 제어신호(410)를 받아, 턴 온 또는 턴 오프 된다.
또한, 제 1 NMOS 트랜지스터(401)는, 소스 단자는 V5 전압단에 연결되고, 드레인 단자는 상기 출력단(420)에 연결되며, 게이트 단자로 제 2 외부 제어신호(411)를 받아, 턴 온 또는 턴 오프 된다.
한편, 제 2 PMOS 트랜지스터(405)는, 소스 단자는 V2 전압단에 연결되고, 드레인 단자는 상기 출력단(420)에 연결되며, 게이트 단자로 제 3 외부 제어신호(412)를 받아, 턴 온 또는 턴 오프 된다.
또한, 제 2 NMOS 트랜지스터(402)는, 소스 단자는 V3 전압단에 연결되고, 드레인 단자는 상기 제 1 PMOS 트랜지스터(404)의 드레인 단자에 연결된 출력단에 연결되며, 게이트 단자로 제 4 외부 제어신호(413)를 받아, 턴 온 또는 턴 오프 된다.
한편, 제 3 PMOS 트랜지스터(406)는, 드레인 단자는 상기 출력단(420)에 연결되어 있고, 게이트 단자는 상기 제 3 외부제어신호(412)를 입력받을 수 있도록 연결되어 있으며, 소스 단자는 후술하는 제 1 커패시터(408)에 연결되어 있다.
또한, 제 3 NMOS 트랜지스터(403)는, 드레인 단자는 상기 출력단(420)에 연결되어 있고, 게이트 단자는 상기 제 4 외부제어신호(413)를 입력받을 수 있도록 연결되어 있으며, 소스 단자는 후술하는 제 2 커패시터(407)에 연결되어 있다.
한편, 제 1 커패시터(408)는 한쪽 끝은 상기 제 3 PMOS 트랜지스터(406)의 소스 단자에 연결되어 있고, 다른 한쪽은 V0 전압단에 연결되어 있다.
또한, 제 2 커패시터(407)는 한쪽 끝은 상기 제 3 NMOS 트랜지스터(403)의 소스 단자에 연결되어 있고, 다른 한쪽은 V5 전압단에 연결되어 있다.
도 3 및 도 4를 참조하여 본 발명의 동작을 상세히 설명하면 다음과 같다.
첫 번째 공통선(301)과 첫 번째 세그먼트 선(304)이 만나는 지점에 위치한 화소(306)는 OFF이고, 두 번째 공통선(302)과 첫 번째 세그먼트 선(304)이 만나는 지점에 위치한 화소(307)는 ON이며, 세 번째 공통선(303)과 첫 번째 공통선이 만나는 지점에 위치한 화소(308)는 OFF라 가정하자. 첫 번째 공통선(301)에 펄스파가 인가되면 세그먼트 선에서는 상기 제 2 NMOS 트랜지스터(402)가 턴-온 되어 V3의 전압을 출력한다. 이 때, 상기 제 3 NMOS 트랜지스터(403)도 같이 턴-온 되어 상기 제 2 커패시터(407) V3의 전압이 저장된다. 순차적으로, 두 번째 공통선(302)에 펄스가 인가되었을 때에는, 해당되는 화소(307)가 ON이므로 상기 제 1 NMOS 트랜지스터(401)가 턴-온 되어 전압 V5 값이 출력된다. 이 때, 상기 제 2 NMOS 트랜지스터(401) 및 상기 제 3 NMOS 트랜지스터(403)는 턴-오프되어 상기 제 2 커패시터(407)는 이전 값(V3)을 그대로 유지한다. 다시 순차적으로 세 번째 공통선에 펄스가 인가되면, 상기 제 2 NMOS 트랜지스터(402)는 턴-온되고, 상기 제 1 NMOS 트랜지스터(401)는 오프되며, 상기 제 3 NMOS 트랜지스터(403)는 턴-온된다. 상기 제 3 NMOS 트랜지스터(403)가 턴-온되므로써 상기 제 2 커패시터(407)에 저장된 전하가 그대로 상기 출력단(420)에 다시 인가되므로, 외부 전원 V3에서 출력단자를 충전할 때, 전력 소비량이 적어진다. n+1번째 동작도 상기 PMOS 트랜지스터(404, 405, 406) 및 상기 제 1 커패시터(408)에 대하여 상술한 바와 같은 방법으로 설명할 수 있으므로 여기서는 생략하도록 한다.
도 5는 본 발명에 의한 또 다른 일 실시예에 의한 에스티엔 엘시디 패널 구동 회로용 출력 버퍼를 나타낸 회로도로서, 도 4와 동일한 설명은 편의상 생략하도록 한다.
제 3 PMOS 트랜지스터(406)는, 드레인 단자는 상기 출력단(420)에 연결되어 있고, 게이트 단자는 상기 제 5 외부제어신호(514)를 입력받도록 하며, 소스 단자는 후술하는 제 1 커패시터(408)에 연결되어 있다.
또한, 제 3 NMOS 트랜지스터(403)는, 드레인 단자는 상기 출력단(420)에 연결되어 있고, 게이트 단자는 상기 제 6 외부제어신호(515)를 입력받도록 하며, 소스 단자는 후술하는 제 2 커패시터(407)에 연결되어 있다.
이상에서 설명한 본 발명은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지로 치환, 변형 및 변경이 가능하므로 전술한 실시예 및 첨부된 도면에 한정되는 것이 아니다.
본 발명은, 출력 버퍼에서 방전되는 전하를 커패시터에 저장하여 다음 충전 시 커패시터에 저장된 전하를 다시 사용함으로써, 에스티엔 엘시디 패널 구동 시 세그먼트 단에서 나오는 신호가 한 프레임 동안 최대 공통선의 수만큼 스윙할 때, 외부 전력단에 의지하여 출력단을 충전, 방전시키면 전력소비량이 증가하는 문제점을 해결하는 이점이 있다.

Claims (6)

  1. 삭제
  2. 화상 데이터 신호 및 구동 신호를 출력하는 제어부;
    상기 제어부에서 화상 데이터 신호를 입력받고, 상기 화상 데이터 신호에 따른 화상 데이터 전압을 출력하는 세그먼트 구동회로;
    상기 제어부에서 구동 신호를 입력받고, 상기 구동 신호에 따른 활성화 전압을 출력하는 공통 구동 회로; 및
    상기 세그먼트 구동 회로로부터 세그먼트선을 통하여 상기 화상 데이터 전압을 입력받고, 상기 공통 구동 회로로부터 공통선을 통하여 상기 활성화 전압을 입력받으며, 상기 활성화 전압에 의해 공통선을 활성화함에 따라 세그먼트선을 통하여 상기 화상 데이터 전압에 따른 화상신호를 출력하는 엘시디 패널
    을 포함하고,
    상기 세그먼트 구동 회로는,
    상기 화상 데이터 신호를 입력받고, 상기 화상 데이터 신호에 따른 버퍼 제어 신호를 출력하는 아날로그 회로부; 및
    상기 아날로그 회로부에서 출력한 버퍼 제어 신호의 제어에 따라 상이한 레벨의 전압을 상기 화상 데이터 전압으로서 출력하고, 상기 화상 데이터 전압을 이용하여 내부 커패시터에 전하를 저장하며, 화상 데이터 전압을 생성하는데에 있어서 상기 저장된 전하를 이용하는 출력버퍼
    를 포함하는 것을 특징으로 하는 에스티엔 엘시디 패널 구동 회로.
  3. 제 2항에 있어서, 상기 세그먼트 구동 회로의 출력 버퍼는,
    소스 단자는 V0 전압단에 연결되고, 드레인 단자는 출력단에 연결되며, 게이트 단자로 제 1 외부 제어신호를 받는 제 1 PMOS 트랜지스터;
    소스 단자는 V5 전압단에 연결되고, 드레인 단자는 상기 제 1 PMOS 트랜지스터의 드레인 단자에 연결된 출력단에 연결되며, 게이트 단자로 제 2 외부 제어신호를 받는 제 1 NMOS 트랜지스터;
    소스 단자는 V2 전압단에 연결되고, 드레인 단자는 상기 제 1 PMOS 트랜지스터의 드레인 단자에 연결된 출력단에 연결되며, 게이트 단자로 제 3 외부 제어신호를 받는 제 2 PMOS 트랜지스터;
    소스 단자는 V3 전압단에 연결되고, 드레인 단자는 상기 제 1 PMOS 트랜지스터의 드레인 단자에 연결된 출력단에 연결되며, 게이트 단자로 제 4 외부 제어신호를 받는 제 2 NMOS 트랜지스터;
    드레인 단자는 상기 출력단에 연결되어 있고, 게이트 단자는 상기 제 3 외부제어신호를 입력받을 수 있도록 연결되어 있으며, 소스 단자를 포함하는 제 3 PMOS 트랜지스터;
    드레인 단자는 상기 출력단에 연결되어 있고, 게이트 단자는 상기 제 4 외부제어신호를 입력받을 수 있도록 연결되어 있으며, 소스 단자를 포함하는 제 3 NMOS 트랜지스터;
    한쪽 끝은 상기 제 3 PMOS 트랜지스터의 소스 단자에 연결되어 있고, 다른 한쪽은 V0 전압단에 연결된 제 1 커패시터; 및
    한쪽 끝은 상기 제 3 NMOS 트랜지스터의 소스 단자에 연결되어 있고, 다른한쪽은 V5 전압단에 연결된 제 2 커패시터
    를 포함하는 것을 특징으로 하는 에스티엔 엘시디 패널 구동 회로.
  4. 제 3 항에 있어서,
    상기 제 3 PMOS 트랜지스터의 게이트 단자가 상기 제 2 PMOS 트랜지스터의 게이트 단자와 다른 제 5 외부신호를 받아들이는 것을 특징으로 하는 에스티엔 엘시디 패널 구동 회로.
  5. 제 3 항에 있어서,
    상기 제 3 NMOS 트랜지스터의 게이트 단자가 상기 제 2 NMOS 트랜지스터의 게이트 단자와 다른 제 6 외부신호를 받아들이는 것을 특징으로 하는 에스티엔 엘시디 패널 구동 회로.
  6. 제 4 항에 있어서,
    상기 제 3 NMOS 트랜지스터의 게이트 단자가 상기 제 2 NMOS 트랜지스터의 게이트 단자와 다른 제 6 외부신호를 받아들이는 것을 특징으로 하는 에스티엔 엘시디 패널 구동 회로.
KR10-2001-0085644A 2001-12-27 2001-12-27 에스티엔 엘시디 패널 구동 회로 KR100465539B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR10-2001-0085644A KR100465539B1 (ko) 2001-12-27 2001-12-27 에스티엔 엘시디 패널 구동 회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2001-0085644A KR100465539B1 (ko) 2001-12-27 2001-12-27 에스티엔 엘시디 패널 구동 회로

Publications (2)

Publication Number Publication Date
KR20030055620A KR20030055620A (ko) 2003-07-04
KR100465539B1 true KR100465539B1 (ko) 2005-01-13

Family

ID=32213884

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2001-0085644A KR100465539B1 (ko) 2001-12-27 2001-12-27 에스티엔 엘시디 패널 구동 회로

Country Status (1)

Country Link
KR (1) KR100465539B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101011204B1 (ko) * 2010-04-22 2011-01-27 가원건설 주식회사 워터젯을 이용한 철벽면무인도장제거시스템 및 철벽면리자드제거장치

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR930022260A (ko) * 1992-04-30 1993-11-23 박경팔 강유전성 액정의 구동방법 및 바이어스 전압회로
JPH06308911A (ja) * 1993-04-22 1994-11-04 Matsushita Electric Ind Co Ltd 液晶パネルの駆動装置
KR940024653A (ko) * 1993-04-22 1994-11-18 모리시타 요이찌 액정디스플레이의 구동장치
KR19980077749A (ko) * 1997-04-22 1998-11-16 손욱 슈퍼 트위스티드 네마틱 액정 디스플레이 및 그 제조방법
KR19980086264A (ko) * 1997-05-31 1998-12-05 구본준 전하 재활용을 이용한 tft-lcd의 저전력 게이트드라이버회로
KR20000054912A (ko) * 1999-02-01 2000-09-05 김순택 액정표시장치 및 그 구동 방법
KR20030002083A (ko) * 2001-06-30 2003-01-08 주식회사 하이닉스반도체 전력소모가 적은 에스티엔 엘시디 구동 드라이버

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR930022260A (ko) * 1992-04-30 1993-11-23 박경팔 강유전성 액정의 구동방법 및 바이어스 전압회로
JPH06308911A (ja) * 1993-04-22 1994-11-04 Matsushita Electric Ind Co Ltd 液晶パネルの駆動装置
KR940024653A (ko) * 1993-04-22 1994-11-18 모리시타 요이찌 액정디스플레이의 구동장치
KR19980077749A (ko) * 1997-04-22 1998-11-16 손욱 슈퍼 트위스티드 네마틱 액정 디스플레이 및 그 제조방법
KR19980086264A (ko) * 1997-05-31 1998-12-05 구본준 전하 재활용을 이용한 tft-lcd의 저전력 게이트드라이버회로
KR20000054912A (ko) * 1999-02-01 2000-09-05 김순택 액정표시장치 및 그 구동 방법
KR20030002083A (ko) * 2001-06-30 2003-01-08 주식회사 하이닉스반도체 전력소모가 적은 에스티엔 엘시디 구동 드라이버

Also Published As

Publication number Publication date
KR20030055620A (ko) 2003-07-04

Similar Documents

Publication Publication Date Title
US7643000B2 (en) Output buffer and power switch for a liquid crystal display and method of driving thereof
KR100734808B1 (ko) 임계 전압 보상을 갖는 화소 구동 회로
US8477126B2 (en) Display driver and display driving method
US20020167504A1 (en) Driving circuit and display including the driving circuit
US6963327B2 (en) Shift register circuit including first shift register having plurality of stages connected in cascade and second shift register having more stages
US20060132182A1 (en) Driver circuit, shift register, and liquid crystal driver circuit
JPH1130974A (ja) 液晶表示装置の駆動制御用半導体装置および液晶表示装置
US6756959B2 (en) Display driving apparatus and display apparatus module
KR100432289B1 (ko) 화상 표시 장치 및 그 구동 방법
KR100497455B1 (ko) 액티브 매트릭스형 표시 장치
US6724362B2 (en) Thin film transistor-liquid crystal display driver
JP2002311911A (ja) アクティブマトリクス型表示装置
CN101409055B (zh) 平面显示器及其驱动方法
US6885359B2 (en) Display device with selective rewriting function
WO2000002185A1 (fr) Circuit de commande de cristaux liquides, procede de commande de cristaux liquides et affichage a cristaux liquides
KR101516581B1 (ko) 소스 드라이버 및 이를 포함하는 디스플레이 장치
KR100465539B1 (ko) 에스티엔 엘시디 패널 구동 회로
KR100934975B1 (ko) 소스 구동 회로 및 이를 갖는 액정 표시 장치
US8614659B2 (en) Display device
US6297793B1 (en) Liquid-crystal display device
US20130100105A1 (en) Signal generator circuit, liquid crystal display device
JPH0362094A (ja) アクティブマトリクス型液晶表示装置の階調表示駆動回路
US7295177B2 (en) Display panel driving apparatus
US20190340994A1 (en) Source driver and a display driver integrated circuit
KR100363329B1 (ko) 소스 드라이브 아이씨의 개수가 감소된 액정 디스플레이모듈 및 소스 라인들을 구동하는 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
N231 Notification of change of applicant
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121121

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20131118

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20141119

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20151118

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20161118

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20171117

Year of fee payment: 14

FPAY Annual fee payment

Payment date: 20181120

Year of fee payment: 15

FPAY Annual fee payment

Payment date: 20191119

Year of fee payment: 16