KR100456316B1 - Method for forming gate in semiconductor device - Google Patents
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Abstract
폴리실리콘과 텅스텐의 계면 저항 특성이 향상된 폴리실리콘 및 텅스텐 적층 게이트 형성 방법이 개시되어 있는 바, 본 발명의 반도체 소자의 게이트 형성 방법은, 반도체기판 상에 게이트절연막, 폴리실리콘막, 텅스텐-리치 WSix막, 확산방지막, 텅스텐막을 차례로 적층하는 단계; 게이트 마스크 및 식각 공정으로 상기 적층된 막들을 패터닝하는 단계: 및 상기 폴리실리콘막을 선택적으로 산화시키기 위한 선택산화를 실시하여 상기 텅스텐-리치 WSix막과 상기 폴리실리콘막을 반응시켜 상기 텅스텐막과 상기 폴리실리콘막 사이의 계면에 텅스텐실리사이드막을 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.Since a method of forming polysilicon and tungsten laminated gates having improved interfacial resistance properties between polysilicon and tungsten is disclosed, the gate forming method of the semiconductor device of the present invention includes a gate insulating film, a polysilicon film, and a tungsten-rich WSi on a semiconductor substrate. stacking x films, diffusion barrier films, and tungsten films in sequence; Patterning the stacked films by a gate mask and an etching process; and performing a selective oxidation to selectively oxidize the polysilicon film to react the tungsten-rich WSi x film with the polysilicon film to react the tungsten film with the polysilicon film. And forming a tungsten silicide film at the interface between the silicon films.
Description
본 발명은 반도체 소자의 게이트 전극 형성방법에 관한 것으로, 보다 상세하게는 폴리실리콘과 텅스텐의 적층 구조로 이루어진 게이트 전극을 형성하는 방법에 관한 것이다.The present invention relates to a method of forming a gate electrode of a semiconductor device, and more particularly, to a method of forming a gate electrode having a laminated structure of polysilicon and tungsten.
잘 알려진 바와 같이, 미세 선폭을 가지는 고집적 MOSFET의 게이트는 낮은 저항의 구현을 위한 물질에 대한 다각적인 연구가 진행되고 있다. 폴리실리콘과 텅스텐의 적층 구조로 이루어진 게이트 구조는 폴리실리콘 및 텅스텐실리사이드가 적층된 게이트 구조 보다 비저항이 1/10 이하이며 열안정성이 우수하여 256M DRAM 이상에 적용되고 있다.As is well known, gates of highly integrated MOSFETs with fine line widths have been extensively studied for materials for low resistance. The gate structure, which has a laminated structure of polysilicon and tungsten, is applied to 256M DRAM or more because it has a resistivity of 1/10 or less and excellent thermal stability than the gate structure of polysilicon and tungsten silicide.
도 1a 및 도 1b는 종래 기술에 따른 폴리실리콘과 텅스텐의 적층 구조로 이루어진 게이트 전극 형성방법을 설명하기 위한 각 공정별 단면도이다.1A and 1B are cross-sectional views of respective processes for explaining a gate electrode forming method having a stacked structure of polysilicon and tungsten according to the prior art.
도 1a를 참조하면, 소자 형성 영역이 정의된 반도체 기판(1) 상에 게이트절연막(2), 폴리실리콘막(3), 예컨대 도전물인 텅스텐질화막(WNx)과 같은 확산방지막 (4) 및 텅스텐막(5)이 차례로 형성되고, 공지된 식각 공정을 통해 상기 막들(5, 4, 3, 2)이 패터닝되는 것에 의해 소자 형성 영역에 게이트 전극(10)이 형성된다.Referring to FIG. 1A, a gate insulating film 2, a polysilicon film 3, a diffusion barrier film 4 such as a tungsten nitride film WN x as a conductive material, and a tungsten layer are formed on a semiconductor substrate 1 on which an element formation region is defined. The film 5 is formed in turn, and the gate electrodes 10 are formed in the element formation region by patterning the films 5, 4, 3, 2 through a known etching process.
도 1b를 참조하면, 게이트 전극(10)을 형성하기 위한 식각 공정에 기인된 데미지(damage), 예를들어, 게이트 전극(10) 및 게이트절연막(2)에 인가된 데미지가회복되고, 그리고, 후속에서 수행될 저도핑 드레인(Lightly Doped Drain : 이하, LDD) 이온주입에 의한 데미지가 방지되도록, 상기 게이트(10)가 형성된 반도체 기판(1)은 재산화 공정, 즉, 산화 분위기에서 열처리된다.Referring to FIG. 1B, the damage caused by the etching process for forming the gate electrode 10, for example, the damage applied to the gate electrode 10 and the gate insulating film 2 is recovered, and The semiconductor substrate 1 on which the gate 10 is formed is heat-treated in an oxidation process, that is, an oxidizing atmosphere, so as to prevent damage due to lightly doped drain (LDD) ion implantation to be performed later.
이때, 상기 열처리는 텅스텐막(4)이 산화되는 것이 방지되도록, 실리콘만을 산화시키는 선택적 산화 공정으로 수행되며, 상기 산화 공정의 결과, 반도체 기판(1)의 표면과 게이트절연막(2) 및 폴리실리콘막(3)의 측벽에 산화막(11)이 형성된다.At this time, the heat treatment is performed by a selective oxidation process of oxidizing only silicon so that the tungsten film 4 is prevented from being oxidized. As a result of the oxidation process, the surface of the semiconductor substrate 1 and the gate insulating film 2 and the polysilicon are An oxide film 11 is formed on the sidewall of the film 3.
도 2는 선택 산화 공정에 의해 발생되는 종래기술의 문제점을 도시한 것이다.2 illustrates a problem of the prior art caused by the selective oxidation process.
산소 분위기에서 산화 공정을 진행하는 경우 텅스텐이 급격하게 산화되어 부피가 팽창되고, 이로 인해 게이트 필링(peeling)이 일어나게 된다. 따라서, 텅스텐의 산화를 막으면서 실리콘만을 선택적으로 산화시키는 선택 산화 공정을 적용하고 있다.When the oxidation process is performed in an oxygen atmosphere, tungsten is rapidly oxidized to expand the volume, which causes gate peeling. Therefore, a selective oxidation process in which only silicon is selectively oxidized while preventing tungsten oxidation is applied.
선택 산화 공정은 H2O/H2분위기에서 텅스텐과 실리콘의 깁스 프리 에너지(Gibb's free energy)차를 이용하여 실리콘만을 선택적으로 산화시키는 공정으로, H2O/H2의 비율 및 온도에 따라 산화 선택비가 변화한다.The selective oxidation process selectively oxidizes only silicon using the Gibb's free energy difference of tungsten and silicon in H 2 O / H 2 atmosphere, and oxidizes according to the ratio and temperature of H 2 O / H 2 . The selection ratio changes.
그러나, 상기한 선택 산화 도중에 산소(O)가 폴리실리콘(2)과 텅스텐(5)의 계면에 침투하여 SiON 형태의 산화물(4a)을 형성하게 되고, 이로 인하여 폴리실리콘과 텅스텐의 전기적 접촉 면적이 상대적으로 감소하여 계면 저항이 급격하게 증가하므로서 저저항 게이트 구현에 장애가 되게 된다.However, during the selective oxidation, oxygen (O) penetrates the interface between the polysilicon (2) and tungsten (5) to form an oxide (4a) in the form of SiON, and thus the electrical contact area of the polysilicon and tungsten is increased. Relatively decreasing, the interface resistance increases rapidly, which impedes low-resistance gate implementation.
본 발명은 폴리실리콘과 텅스텐의 계면 저항 특성을 향상시키는 반도체 소자의 게이트 형성 방법을 제공하는데 그 목적이 있다.An object of the present invention is to provide a gate forming method of a semiconductor device to improve the interfacial resistance characteristics of polysilicon and tungsten.
도 1a 및 도 1b는 종래 기술에 따른 폴리실리콘과 텅스텐의 적층 구조로 이루어진 게이트 전극 형성방법을 설명하기 위한 각 공정별 단면도.1A and 1B are cross-sectional views of respective processes for explaining a method of forming a gate electrode having a laminated structure of polysilicon and tungsten according to the prior art;
도 2는 종래기술의 문제점을 나타내기 위한 단면도.Figure 2 is a cross-sectional view for showing the problems of the prior art.
도 3a 및 도 3b는 본 발명의 바람직한 실시예에 따른 게이트 전극 형성방법을 설명하기 위한 각 공정별 단면도.3A and 3B are cross-sectional views of respective processes for explaining a method of forming a gate electrode according to an exemplary embodiment of the present invention.
* 도면의 주요부분에 대한 부호의 설명** Explanation of symbols for the main parts of the drawings *
101 : 반도체 기판 102 : 게이트절연막101 semiconductor substrate 102 gate insulating film
103 : 폴리실리콘막 104 : 텅스텐-리치 WSix막103 polysilicon film 104 tungsten-rich WSi x film
105 : 확산방지막 106 ; 텅스텐막105: diffusion barrier 106; Tungsten film
107 : 마스크절연막 104A : WSi2막107: mask insulating film 104A: WSi 2 film
105A : 산화물 110 : 선택 산화에 의한 산화막105A: oxide 110: oxide film by selective oxidation
상기 목적을 달성하기 위한 본 발명의 반도체 소자의 게이트 형성 방법은, 반도체기판 상에 게이트절연막, 폴리실리콘막, 텅스텐-리치 WSix막, 확산방지막, 텅스텐막을 차례로 적층하는 단계; 게이트 마스크 및 식각 공정으로 상기 적층된 막들을 패터닝하는 단계: 및 상기 텅스템막의 산화 없이 상기 폴리실리콘막을 선택적으로 산화시키기 위한 선택산화를 실시하여 상기 텅스텐-리치 WSix막과 상기 폴리실리콘막을 반응시켜 상기 텅스텐막과 상기 폴리실리콘막 사이의 계면에 텅스텐실리사이드막을 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.A method of forming a gate of a semiconductor device of the present invention for achieving the above object comprises the steps of laminating a gate insulating film, a polysilicon film, a tungsten-rich WSi x film, a diffusion barrier film, a tungsten film in sequence on the semiconductor substrate; Patterning the stacked films by a gate mask and an etching process; and performing selective oxidation to selectively oxidize the polysilicon film without oxidation of the tungsten film to react the tungsten-rich WSi x film with the polysilicon film. And forming a tungsten silicide film at an interface between the tungsten film and the polysilicon film.
상기한 본 발명에서 상기 텅스텐-리치 WSix막은 20∼100Å의 두께로 형성되고, 1.0 〈 x 〈 2.0 인 것을 특징으로 한다.In the present invention described above, the tungsten-rich WSi x film is formed to a thickness of 20 to 100 GPa, and is characterized by 1.0 <x <2.0.
상기한 본 발명에서 상기 텅스텐-리치 WSix막은 상기 폴리실리콘막의 증착 후 진공 파괴없이 인시튜(in-situ)로 증착되어 형성되는 것을 특징으로 한다.In the present invention, the tungsten-rich WSi x film is formed by depositing in-situ without vacuum destruction after deposition of the polysilicon film.
상기 본 발명에서, 상기 선택 산화는 H2O/H2분위기에서 700∼1100℃로 실시되는 것을 특징으로 한다.In the present invention, the selective oxidation is characterized in that it is carried out at 700 ~ 1100 ℃ in H 2 O / H 2 atmosphere.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. do.
도 3a 및 도 3b는 본 발명에 따른 게이트 전극 형성방법을 설명하기 위한 각 공정별 단면도이다.3A and 3B are cross-sectional views of respective processes for explaining a method of forming a gate electrode according to the present invention.
도 3a를 참조하면, 소자 형성 영역이 정의된 반도체 기판(101) 상에 게이트절연막(102), 폴리실리콘막(103), 텅스텐-리치(W-rich) WSix막(104), 예컨대 도전물인 텅스텐질화막(WNx)과 같은 확산방지막(105) 및 텅스텐막(106)이 차례로 형성되고, 그 상부에 마스크절연막(107)이 형성된다.Referring to FIG. 3A, a gate insulating film 102, a polysilicon film 103, a tungsten-rich WSi x film 104, for example, a conductive material may be formed on a semiconductor substrate 101 on which a device formation region is defined. A diffusion barrier film 105 such as tungsten nitride film WN x and a tungsten film 106 are sequentially formed, and a mask insulating film 107 is formed thereon.
텅스텐-리치(W-Rich) WSix막(104)의 두께는 후속 선택 산화 공정에서 텅스텐실리사이드막을 형성하기에 적합한 두께로 선정하며, 20∼100Å으로 하는 것이 바람직하다. 또한, WSix에서 1.0 〈 x 〈 2.0로 하는 것이 바람직하다.The thickness of the tungsten-rich WSi x film 104 is selected to be a thickness suitable for forming a tungsten silicide film in a subsequent selective oxidation process, and is preferably set to 20 to 100 kPa. Moreover, it is preferable to set 1.0 <x <2.0 in WSi x .
아울러, 텅스텐-리치(W-Rich) WSix막(104)의 증착은 폴리실리콘(103) 증착 후 진공 파괴없이 인시튜(in-situ)로 증착하여 폴리실리콘(103)과 텅스텐-리치 WSix막(104)간의 계면에 자연산화막이 생성되는 것을 억제하는 것이 좋다.In addition, the deposition of the tungsten-rich WSi x film 104 is deposited in-situ without vacuum breakdown after the deposition of the polysilicon 103 and thus the polysilicon 103 and the tungsten-rich WSi x film 104 are deposited. It is preferable to suppress the formation of a natural oxide film at the interface between the films 104.
또한, 마스크절연막(107)은 800℃ 이하에서 30초 내지 2시간 사이에 증착하는 공정을 사용하여 도전물인 텅스텐질화막(WNx)이 분해되는 것을 최대한 억제한다.In addition, the mask insulating film 107 is suppressed from being decomposed to the tungsten nitride film WN x , which is a conductive material, by using a deposition process for 30 seconds to 2 hours at 800 ° C. or lower.
이어서, 통상의 게이트 마스크 및 식각 공정을 통해 상기 막들(107, 106, 105, 104, 103)이 패터닝되는 것에 의해 소자 형성 영역에 게이트 전극(120)이 형성된다.Subsequently, the gate electrodes 120 are formed in the device formation region by patterning the layers 107, 106, 105, 104, and 103 through a conventional gate mask and etching process.
도 3b를 참조하면, 게이트 전극(120)을 형성하기 위한 식각 공정에 기인된 데미지(damage), 예를들어, 게이트 전극(120) 및 게이트절연막(102)에 인가된 데미지가 회복되고, 그리고, 후속에서 수행될 저도핑 드레인(Lightly Doped Drain : 이하, LDD) 이온주입에 의한 데미지가 방지되도록, 상기 결과물은 재산화 처리된다.Referring to FIG. 3B, damage caused by an etching process for forming the gate electrode 120, for example, damage applied to the gate electrode 120 and the gate insulating layer 102 is recovered, and The resultant is reoxidized to prevent damage by lightly doped drain (LDD) ion implantation to be performed subsequently.
이때, 상기 재 산화 처리는 텅스텐막(106)이 산화되는 것이 방지되도록 실리콘만을 산화시키는 선택적 산화 공정으로 수행되며, 상기 산화 공정의 결과, 반도체 기판(101)의 표면과 게이트절연막(102) 및 폴리실리콘막(103)의 측벽에 산화막(110)이 형성된다. 선택 산화시의 공정 조건은 0.01 ≤ H2O/H2≤ 0.5, 700∼1100℃, 30초 내지 2시간 동안 진행하는 것이 바람직하다.In this case, the re-oxidation process is performed in a selective oxidation process to oxidize only silicon so that the tungsten film 106 is prevented from being oxidized. As a result of the oxidation process, the surface of the semiconductor substrate 101 and the gate insulating film 102 and poly The oxide film 110 is formed on the sidewall of the silicon film 103. Process conditions at the time of selective oxidation are preferably 0.01? H 2 O / H 2 ? 0.5, 700 to 1100 ℃, 30 seconds to 2 hours.
상기한 선택 산화 도중에 텅스텐(106)과 폴리실리콘(103)간의 계면에는 산화물(105A)이 형성되게 될 것이다. 그렇지만, 본 발명에서는 텅스텐-리치(W-rich) WSix막(104)이 폴리실리콘(103)과 반응하여 테트라고날(tetragonal) WSi2막(104A)를 형성하면서 산화물(105A)을 깨뜨리게 되고, 텅스텐(106)/WSi2막(104A)/폴리실리콘(103) 구조의 오믹 콘택을 형성하게 된다.During the selective oxidation, oxide 105A will be formed at the interface between tungsten 106 and polysilicon 103. However, in the present invention, the tungsten-rich WSi x film 104 reacts with the polysilicon 103 to form the tetragonal WSi 2 film 104A, breaking the oxide 105A. To form an ohmic contact of tungsten 106 / WSi 2 film 104A / polysilicon 103 structure.
결국, 본 발명은 계면 저항 특성이 개선된 게이트전극의 구조가 형성되게 된다.As a result, the present invention is to form a structure of the gate electrode with improved interface resistance characteristics.
본 발명의 실시예에서 응용되는 소자에 따라 상기 마스크절연막의 생략이 가능하다.It is possible to omit the mask insulating film according to the device applied in the embodiment of the present invention.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.
본 발명은 폴리실리콘과 텅스텐 적층구조의 게이트 형성시 계면 특성을 개선하여 저저항 게이트의 구현이 가능하고, 이에 의해 고속의 고집적 소자 구현이 가능하다.The present invention can implement a low resistance gate by improving the interfacial characteristics when forming a gate of a polysilicon and tungsten laminate structure, thereby realizing a high-speed, highly integrated device.
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