KR100450653B1 - Load resistor and manufacturing method thereof using multi-conductive layers for semiconductor device - Google Patents

Load resistor and manufacturing method thereof using multi-conductive layers for semiconductor device Download PDF

Info

Publication number
KR100450653B1
KR100450653B1 KR1019970019550A KR19970019550A KR100450653B1 KR 100450653 B1 KR100450653 B1 KR 100450653B1 KR 1019970019550 A KR1019970019550 A KR 1019970019550A KR 19970019550 A KR19970019550 A KR 19970019550A KR 100450653 B1 KR100450653 B1 KR 100450653B1
Authority
KR
South Korea
Prior art keywords
layer pattern
conductive layer
contact hole
load resistance
pattern
Prior art date
Application number
KR1019970019550A
Other languages
Korean (ko)
Other versions
KR19980083994A (en
Inventor
김석규
이태정
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1019970019550A priority Critical patent/KR100450653B1/en
Publication of KR19980083994A publication Critical patent/KR19980083994A/en
Application granted granted Critical
Publication of KR100450653B1 publication Critical patent/KR100450653B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/225—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
    • H01L21/2251—Diffusion into or out of group IV semiconductors
    • H01L21/2252—Diffusion into or out of group IV semiconductors using predeposition of impurities into the semiconductor surface, e.g. from a gaseous phase
    • H01L21/2253—Diffusion into or out of group IV semiconductors using predeposition of impurities into the semiconductor surface, e.g. from a gaseous phase by ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/32055—Deposition of semiconductive layers, e.g. poly - or amorphous silicon layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/15—Static random access memory [SRAM] devices comprising a resistor load element

Abstract

PURPOSE: A load resistance device of a semiconductor device using a plurality of conductive layers is provided to prevent the resistance of a load resistance device from being reduced by high integration of a semiconductor device by increasing the length of the load resistance device without increasing a cell area. CONSTITUTION: A semiconductor substrate(100) includes an underlying structure. The first insulation layer pattern(310) has the first contact hole exposing the upper surface of the semiconductor substrate. The first conductive layer pattern(210) is formed on the first insulation layer pattern, having one end part filling the first contact hole. The second insulation layer pattern(330) is formed on the first conductive layer pattern, having the second contact hole exposing the other end part of the first conductive layer pattern. The second conductive layer pattern(230) is formed on the second insulation layer pattern, having one end part filling the second contact hole. The third insulation layer pattern is formed on the second conductive layer pattern, having the third contact hole exposing the other end part of the second conductive layer pattern. The fourth conductive layer pattern is formed on the third insulation layer, having one end part filling the third contact hole. The third conductive layer pattern(290) is connected to the other end part of the fourth conductive layer pattern.

Description

복수의 도전층을 이용한 반도체 장치의 부하 저항 소자{Load resistor and manufacturing method thereof using multi-conductive layers for semiconductor device}Load resistor of semiconductor device using a plurality of conductive layers {Load resistor and manufacturing method according using multi-conductive layers for semiconductor device}

본 발명은 반도체 장치에 관한 것으로, 특히 복수의 도전층을 이용하는 반도체 장치의 부하 저항 소자에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly to a load resistance element of a semiconductor device using a plurality of conductive layers.

부하 저항 소자를 사용하는 반도체 장치의 일례로 스태틱 랜덤 액서스 메모리 셀(Stactic Random Access Memory Cell:이하 "SRAM 셀"이라 한다)을 들 수 있다. SRAM 셀의 부하 저항 소자는 트랜지스터나 저항체를 이용하는 것이 일반적이다. 이 중에서 SRAM 셀의 부하 저항 소자로 트랜지스터를 사용하는 경우에 넓은 셀 면적이 요구된다. 따라서 저항체를 이용한 부하 저항 소자를 사용한다. 상기 저항체로는 불순물이 포함된 폴리 실리콘(poly silicon)층이나 아몰포스 실리콘(amorphous silicon)층이 사용되고 있다. 그러나, 반도체 장치가 점차 더 고집적됨에 따라 상기 SRAM 셀이 더 미세화되고 있다. 따라서 상기 부하 저항 소자의 크기의 미세화가 요구되고 있다. 그러나 상기 부하 저항 소자의 크기의 미세화는 저항값의 감소를 수반한다. 따라서 요구되는 저항값을 유지하기가 어려워 부하 저항 소자의 저항값을 증대시키는 것이 요구된다. An example of a semiconductor device using a load resistance element is a static random access memory cell (hereinafter referred to as an "SRAM cell"). It is common to use a transistor or a resistor as a load resistor of an SRAM cell. Among these, a large cell area is required when a transistor is used as a load resistance element of an SRAM cell. Therefore, a load resistance element using a resistor is used. As the resistor, a polysilicon layer containing an impurity or an amorphous silicon layer is used. However, as semiconductor devices become increasingly integrated, the SRAM cells are becoming smaller. Therefore, miniaturization of the size of the load resistance element is required. However, miniaturization of the size of the load resistance element is accompanied by a decrease in the resistance value. Therefore, it is difficult to maintain the required resistance value and it is required to increase the resistance value of the load resistance element.

부하 저항 소자의 저항값을 증가시키기 위해서는 일반적으로 두 가지 방법을 고려할 수 있다. 그 중 하나의 방법은 보다 고저항값을 가지는 물질을 부하 저항 소자로 사용하는 것이다. 예를 들어, SRAM 셀에 사용되는 폴리 실리콘이나 아몰포스 실리콘으로 고저항을 얻기 위해서는 폴리 실리콘의 그레인 사이즈(grain size)를 더 증가시키거나, 아폴포스 실리콘을 열처리하여 큰 그레인 사이즈를 가지는 폴리 실리콘으로 상전이(phase transition) 하도록 하는 방법이 있다. 그러나 그 한계가 있다. 또 다른 방법은 부하 저항 소자에 사용되는 저항체의 길이를 증대 시켜 고저항값을 얻는 방법이다. 즉 저항체의 길이에 비례하여 그 저항값이 증가하는 것을 이용한다. 이러한 방법은 부하 저항 소자의 저항체의 길이를 매우 길게 형성한다. 따라서 넓은 면적을 차지하게 된다. 따라서 반도체 장치의 집적도를 증가시키는 것에 반하게 된다.In order to increase the resistance value of the load resistance device, two methods are generally considered. One method is to use a material having a higher resistance value as a load resistance element. For example, in order to obtain high resistance with polysilicon or amorphous silicon used in SRAM cells, the grain size of polysilicon may be increased further, or polysilicon having a large grain size may be obtained by heat-treating apollo silicon. There is a way to make a phase transition. But there is a limit. Another method is to increase the length of the resistor used in the load resistance element to obtain a high resistance value. In other words, the resistance value increases in proportion to the length of the resistor. This method forms a very long length of the resistor of the load resistance element. Therefore, it occupies a large area. Therefore, it is opposed to increasing the degree of integration of the semiconductor device.

본 발명이 이루고자 하는 기술적 과제는 반도체 장치의 고집적화에 따른 부하 저항값의 감소를 셀면적의 증가 없이 방지할 수 있는 반도체 장치의 부하 저항 소자를 제공하는 데 있다.SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a load resistance device of a semiconductor device capable of preventing a decrease in a load resistance value due to high integration of a semiconductor device without increasing a cell area.

상기 기술적 과제를 달성하기 위한 본 발명의 일 관점에 따른 반도체 장치의 부하 저항 소자는 하부 구조를 포함하는 반도체 기판을 포함한다. 이때 하부 구조로는 트랜지스터 구조를 포함한다. 또한 상기 반도체 기판 상을 노출하는 제1콘택홀을 가지는 제1절연층 패턴과 상기 제1절연층 패턴 상에 형성되어 상기 제1콘택홀을 매몰하는 일단부에 의해 상기 반도체 기판 상과 연결되는 제1도전층 패턴을 포함한다. 또한, 상기 제1도전층 패턴 상에 형성되어 상기 제1도전층 패턴의 타단부를 노출시키는 제2콘택홀을 가지는 제2절연층 패턴과 상기 제2절연층 패턴 상에 형성되어 상기 제2콘택홀을 매몰하는 일단부에 의해 상기 제1도전층 패턴과 연결되는 제2도전층 패턴을 포함한다. 더하여, 상기 제2도전층 패턴 상에 형성되어 상기 제2도전층 패턴의 타단부를 노출시키는 제3콘택홀을 가지는 제3절연층 패턴과 상기 제3절연층 패턴 상에 상기 제3콘택홀을 매몰하는 일단부에 의해 상기 제2도전층 패턴과 연결되는 제4도전층 패턴을 포함한다. 이때, 상기 제1도전층 패턴, 제2도전층 패턴 및 제4도전층 패턴은 부하 저항 소자의 저항체로 이용된다. 따라서, 불순물을 포함하는 폴리 실리콘(poly silicon)층이나 아몰포스 실리콘(amorphous silicon)층을 이용한다. 또한, 상기 제4도전층 패턴의 타단부에 연결되는 제3도전층 패턴을 포함한다. 이때, 상기 제3도전층 패턴은 상기 제1도전층 패턴, 제2도전층 패턴 및 제4도전층 패턴 보다 높은 전하 전도도(charge conductivity)를 가진다.The load resistance element of the semiconductor device according to an aspect of the present invention for achieving the above technical problem includes a semiconductor substrate including a lower structure. At this time, the substructure includes a transistor structure. And a first insulating layer pattern having a first contact hole exposing the upper surface of the semiconductor substrate and a first end portion formed on the first insulating layer pattern to be connected to the upper surface of the semiconductor substrate by an end portion of the first insulating hole. One conductive layer pattern is included. In addition, a second insulating layer pattern formed on the first conductive layer pattern and having a second contact hole exposing the other end of the first conductive layer pattern and the second insulating layer pattern is formed on the second contact layer. And a second conductive layer pattern connected to the first conductive layer pattern by one end to bury the hole. In addition, a third insulating layer pattern formed on the second conductive layer pattern and having a third contact hole exposing the other end of the second conductive layer pattern and the third contact hole on the third insulating layer pattern. And a fourth conductive layer pattern connected to the second conductive layer pattern by one end to be buried. In this case, the first conductive layer pattern, the second conductive layer pattern, and the fourth conductive layer pattern are used as resistors of the load resistance element. Therefore, a polysilicon layer or an amorphous silicon layer containing an impurity is used. In addition, the third conductive layer pattern is connected to the other end of the fourth conductive layer pattern. In this case, the third conductive layer pattern has a higher charge conductivity than the first conductive layer pattern, the second conductive layer pattern, and the fourth conductive layer pattern.

이와 같은 본 발명의 반도체 장치의 부하 저항 소자는 제1 및 제2 도전층 패턴 또는 제1, 제2 및 제4 도전층 패턴과 같은 복수의 도전층 패턴들을 저항체로 이용한다. 따라서 부하 저항 소자의 저항체의 길이를 증가시킬 수 있어 셀면적의 증가없이 저항값의 증대를 구현할 수 있다.The load resistance element of the semiconductor device of the present invention uses a plurality of conductive layer patterns such as first and second conductive layer patterns or first, second and fourth conductive layer patterns as resistors. Therefore, the length of the resistor of the load resistance element can be increased, thereby increasing the resistance value without increasing the cell area.

이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 반도체 장치의 부하 저항 소자를 나타내는 평면도이고, 도 2는 도1의 Ⅱ-Ⅱ´의 절단선에 따른 단면도이다.  1 is a plan view showing a load resistance element of the semiconductor device of the present invention, and FIG. 2 is a cross-sectional view taken along the line II-II ′ of FIG. 1.

구체적으로, 하부 구조를 가지는 반도체 기판(100) 상에 제1절연층 패턴(310)이 위치한다. 상기 제1절연층 패턴(310) 상에 제1도전층 패턴(210)이 위치하고 그 상에 제2절연층 패턴(330)과 제2도전층 패턴(230)이 순차적으로 위치한다. 상기 제1도전층 패턴(210)은 제1절연층 패턴(310)의 제1콘택홀(315)을 통해서 상기 반도체 기판(100) 상과 연결되고 제2콘택홀(335)을 통해서 제2도전층 패턴(230)과 연결된다. 이때, 상기 제1 및 제2도전층 패턴(210, 230)은 부하 저항 소자의 저항체로 이용된다. 상기 제2도전층 패턴(230) 상에 제3도전층 패턴(290)이 연결된다.In detail, the first insulating layer pattern 310 is positioned on the semiconductor substrate 100 having a lower structure. The first conductive layer pattern 210 is disposed on the first insulating layer pattern 310, and the second insulating layer pattern 330 and the second conductive layer pattern 230 are sequentially disposed thereon. The first conductive layer pattern 210 is connected to the semiconductor substrate 100 through the first contact hole 315 of the first insulating layer pattern 310 and the second conductive layer is formed through the second contact hole 335. It is connected with the layer pattern 230. In this case, the first and second conductive layer patterns 210 and 230 are used as resistors of the load resistance element. A third conductive layer pattern 290 is connected to the second conductive layer pattern 230.

상기 하부 구조의 일례로 트랜지스터 구조를 들 수 있다. 즉, 두 개의 구동 트랜지스터와 두 개의 전송 트랜지스터 및 두 개의 부하 저항 소자로 이루어지는 SRAM 셀에서의 구동 트랜지스터와 전송 트랜지스터를 들 수 있다. 이때, 도 1 및 도 2에 도시한 TR1은 SRAM 셀의 구동 트랜지스터의 역할을 하며, TR2는 전송 트랜지스터의 역할을 한다. 또한 제1도전층 패턴(210)의 일단부는 상기 TR1의 제1게이트(130)와 상기 TR2의 드레인(140)에 동시에 연결되어 TR1의 게이트(130)와 상기 TR2의 드레인(140)을 전기적으로 연결한다. An example of the substructure may be a transistor structure. That is, a driving transistor and a transfer transistor in an SRAM cell including two driving transistors, two transfer transistors, and two load resistance elements may be mentioned. In this case, TR1 shown in FIGS. 1 and 2 serves as a driving transistor of the SRAM cell, and TR2 serves as a transfer transistor. In addition, one end of the first conductive layer pattern 210 is simultaneously connected to the first gate 130 of TR1 and the drain 140 of TR2 to electrically connect the gate 130 of TR1 and the drain 140 of TR2. Connect.

상기 제1 및 제2절연층 패턴(310, 330)은 산화 실리콘(SiO2)층, SOG(Spin On Glass)층, USG(Undoped Silicate Glass)층, BPSG(BoroPhosphoSilicate Glass)층, PSG(PhosphoSilicate Glass)층 및 HTO(High Temperature Oxide)층과 같은 절연층을 이용한다. 이와 같은 제1 및 제2절연층 패턴(310, 330)은 상기 제1도전층 패턴과 상기 게이트(130) 및 상기 제1도전층 패턴과 제2도전층 패턴을 층간 절연시켜 상기 제1콘택홀 및 제2콘택홀을 통해서만 전기적으로 상호 연결되도록 한다.The first and second insulating layer patterns 310 and 330 may include a silicon oxide (SiO 2 ) layer, a spin on glass (SOG) layer, an undoped silicate glass (USG) layer, a borophosphosilicate glass (BPSG) layer, and a phosphosilicate glass (PSG) layer. ) And an insulating layer such as a high temperature oxide (HTO) layer. The first and second insulating layer patterns 310 and 330 may insulate the first conductive layer pattern, the gate 130, and the first conductive layer pattern and the second conductive layer pattern from each other to form the first contact hole. And only electrically connect through the second contact hole.

상기 제1도전층 패턴(210)과 그 타단부에 연결되는 제2도전층 패턴(230)은 상기 SRAM 셀에서의 부하 저항 소자의 저항체로서의 역할을 한다. 따라서, 제1도전층 패턴(210)과 제2도전층 패턴(230)은 종래의 한 층의 도전층을 저항체로 이용하는 경우에 비해 대략 두배의 길이의 증가를 얻을 수 있어 셀면적의 증가 없이 대략 두배의 저항값 증가를 구현할 수 있다. 이때 상기 제1도전층 패턴(210) 및 제2도전층 패턴(230)은 고저항 물질층으로 이루어진다. 예컨대, 불순물을 포함하는 폴리 실리콘(Polysilicon)층이나 아몰포스 실리콘(amorphous silicon)층으로 이루어진다. 이때 상기 폴리 실리콘층은 큰 그레인 사이즈(grain size)를 가져 높은 저항값을 가지는 것을 이용한다. 아몰포스 실리콘층을 이용하는 경우에는 열처리를 통하여 균일하고 큰 그레인 사이즈를 가지는 폴리 실리콘층으로 상전이(phase transition)하여 이용한다.The first conductive layer pattern 210 and the second conductive layer pattern 230 connected to the other end thereof serve as a resistor of a load resistance element in the SRAM cell. Therefore, the first conductive layer pattern 210 and the second conductive layer pattern 230 can obtain approximately twice the increase in length compared to the case of using a conductive layer of a conventional conductive layer as a resistor, thereby increasing the cell area without increasing the cell area. A double increase in resistance can be achieved. In this case, the first conductive layer pattern 210 and the second conductive layer pattern 230 are made of a high resistance material layer. For example, it is made of a polysilicon layer or an amorphous silicon layer containing an impurity. In this case, the polysilicon layer has a large grain size and uses a high resistance value. In the case of using an amorphous silicon layer, a phase transition is performed to a polysilicon layer having a uniform and large grain size through heat treatment.

상기 제3도전층 패턴(290)은 다른 능동 소자부와의 전기적인 연결을 하는 배선의 역할을 위해서 상기 제1 및 제2도전층 패턴(210, 230) 보다 높은 전하 전도도(charge conductivity)를 갖는다. 따라서, 불순물을 상기 제1 및 제2도전층 패턴(210, 230)의 경우보다 더 포함시켜 보다 높은 전하 전도도를 가지게 한 폴리 실리콘층이나 아몰포스 실리콘층을 이용한다. 또는, 상기 제2도전층 패턴(230)의 일부에 이온 주입 방법으로 불순물을 추가로 더 주입하여 높은 전하 전도도를 가지도록 한다. 상기 제1 및 제2도전층 패턴(210, 230)의 저항값의 증가를 제고하기 위해서는 상기 제2콘택홀(335)에 접하는 일단부를 가지는 제2도전층 패턴(230)의 타단부에 상기 제3도전층 패턴(290)을 형성한다. The third conductive layer pattern 290 has a higher charge conductivity than the first and second conductive layer patterns 210 and 230 in order to serve as a wiring for electrically connecting other active element units. . Therefore, a polysilicon layer or an amorphous silicon layer containing impurities more than the first and second conductive layer patterns 210 and 230 to have a higher charge conductivity is used. Alternatively, impurities may be further injected into a portion of the second conductive layer pattern 230 to have high charge conductivity. In order to increase the resistance values of the first and second conductive layer patterns 210 and 230, the second end portion of the second conductive layer pattern 230 having one end portion contacting the second contact hole 335 may be formed. The third conductive layer pattern 290 is formed.

이와 같이 제1 및 제2도전층 패턴(210, 230)을 부하 저항체로 이용함으로써 반도체 기판(100) 상의 셀면적의 증가없이 저항값의 증가를 구현할 수 있다. 따라서 반도체 장치의 고집적화에 따르는 부하 저항 소자의 저항값 감소 문제를 개선할 수 있다.As such, by using the first and second conductive layer patterns 210 and 230 as load resistors, an increase in the resistance value can be realized without increasing the cell area on the semiconductor substrate 100. Therefore, the problem of reducing the resistance value of the load resistance element due to the high integration of the semiconductor device can be improved.

상기 부하 저항값을 더 증가시키기 위해서 제2도전층 패턴(230)에 도전층을 더 연결할 수 있다. 즉, 도 3에 도시한 바와 같이 제2도전층 패턴(230) 상에 제2도전층 패턴(230)의 타단부를 노출시키는 제3콘택홀(355)을 가지는 제3절연층 패턴(350)을 더 부가한다. 상기 제3절연층 패턴(350) 상에 제3콘택홀(355)을 매몰하는 일단부를 가지는 제4도전층 패턴(250)이 위치하고, 그 타단부에 상기 제3도전층 패턴(290)이 위치한다. 이때, 제4도전층 패턴(250) 역시 상기 도 2를 참조하여 설명한 제1 및 제2도전층 패턴(210, 230)과 같은 방법으로 형성된다. 상기 제3도전층 패턴(290) 또한 상기 도 2를 참조하여 설명한 방법과 같은 방법으로 형성된다.In order to further increase the load resistance value, a conductive layer may be further connected to the second conductive layer pattern 230. That is, as shown in FIG. 3, the third insulating layer pattern 350 having the third contact hole 355 exposing the other end of the second conductive layer pattern 230 on the second conductive layer pattern 230. Add more. A fourth conductive layer pattern 250 having one end portion for embedding the third contact hole 355 is positioned on the third insulating layer pattern 350, and the third conductive layer pattern 290 is positioned at the other end thereof. do. In this case, the fourth conductive layer pattern 250 is also formed by the same method as the first and second conductive layer patterns 210 and 230 described with reference to FIG. 2. The third conductive layer pattern 290 is also formed in the same manner as described with reference to FIG. 2.

이때, 추가의 제4도전층 패턴(250)의 길이만큼 부하 저항값이 더 증가한다. 따라서 상기 제1 및 제2도전층만으로 저항체의 역할을 하게 하는 도 2에 도시한 경우에서 보다 더 큰 저항값을 나타내는 부하 저항 소자를 구현할 수 있다. 즉, 종래의 한 층의 도전층을 저항으로 이용한 경우에 비해 대략 세배 정도의 저항체의 길이 증가를 얻으므로 대략 세배 정도의 저항값의 증대를 셀면적의 증가없이 구현할 수 있다. 이와 같이 요구되는 저항값에 따라 상기 저항체의 역할을 하는 제1, 제2 또는 제4도전층 패턴(210, 230, 250)과 같은 도전층을 더 부가하여 부하 저항 소자의 저항값의 증가를 구현할 수 있다. At this time, the load resistance value is further increased by the length of the additional fourth conductive layer pattern 250. Therefore, a load resistance device having a larger resistance value may be implemented than in the case of FIG. 2, in which the first and second conductive layers serve as a resistor. That is, since the length of the resistor is increased by about three times as compared with the case of using a conventional conductive layer as a resistor, the increase in the resistance value by about three times can be realized without increasing the cell area. According to the required resistance value, an additional conductive layer such as the first, second, or fourth conductive layer patterns 210, 230, and 250 acting as the resistor may be added to implement an increase in the resistance value of the load resistance element. Can be.

상술한 본 발명의 반도체 장치의 부하 저항 소자를 형성하는 방법을 설명한다.A method of forming the load resistance element of the semiconductor device of the present invention described above will be described.

도 4 내지 도 8은 도 2에 도시한 본 발명의 부하 저항 소자를 형성하는 방법을 설명하기 위해서 도시한 단면도들이다.4 to 8 are cross-sectional views illustrating a method of forming the load resistance device of the present invention shown in FIG.

도 4는 반도체 기판(100) 상에 하부 구조를 형성하는 단계를 나타낸다.4 illustrates a step of forming a lower structure on the semiconductor substrate 100.

본 실시예에서는, SRAM 셀에서의 트랜지스터 구조(TR1, TR2)를 하부 구조로 가지는 반도체 기판(100)의 경우를 예로 들어 설명한다. 먼저, 상기 반도체 기판(100) 상에 소자 분리 영역(110)을 형성한다. 이에 따라 반도체 기판(100) 상에 활성 영역이 설정된다. 상기 활성 영역 상에 게이트 산화막(120)을 형성하고, TR1의 제1게이트(130)와 TR2의 제2게이트(131)를 형성한다. 이때 상기 게이트(130, 131)의 측벽에 스페이서(spacer;135)를 형성할 수도 있다. 이와 같이 하여 반도체 기판(110) 상에 트랜지스터 구조(TR1, TR2)를 형성한다. 즉, SRAM 셀을 구비하는 구동 트랜지스터(TR1)와 전송 트랜지스터(TR2)로 상기 트랜지스터 구조(TR1, TR2)를 형성한다. In this embodiment, the semiconductor substrate 100 having the transistor structures TR1 and TR2 in the SRAM cell as a lower structure will be described as an example. First, an isolation region 110 is formed on the semiconductor substrate 100. As a result, an active region is set on the semiconductor substrate 100. A gate oxide layer 120 is formed on the active region, and a first gate 130 of TR1 and a second gate 131 of TR2 are formed. In this case, a spacer 135 may be formed on sidewalls of the gates 130 and 131. In this way, the transistor structures TR1 and TR2 are formed on the semiconductor substrate 110. That is, the transistor structures TR1 and TR2 are formed of the driving transistor TR1 and the transfer transistor TR2 including the SRAM cell.

도 5는 반도체 기판(100) 상에 제1절연층 패턴(310)을 형성하는 단계를 나타낸다.5 illustrates a step of forming the first insulating layer pattern 310 on the semiconductor substrate 100.

먼저, 상기 TR1과 TR2가 형성된 반도체 기판(100) 전면에 절연층을 형성한다. 예컨대, 상기 반도체 기판(100) 상에 산화 실리콘층, SOG층, USG층, BPSG층, PSG층 및 HTO층과 같은 절연층을 형성한다. 이후에 상기 절연층 상에 포토레지스트 패턴(도시되지 않음)을 형성한다. 이후에, 상기 포토레지스트 패턴을 마스크로 상기 절연층을 일부 식각하여 제1절연층 패턴(310)을 형성한다. 이때, 상기 첫째층의 절연층 패턴(310)은 상기 TR1의 제1게이트(130)와 상기 TR2의 드레인(140)을 동시에 노출시키는 제1콘택홀(315)을 가진다. First, an insulating layer is formed on the entire surface of the semiconductor substrate 100 on which TR1 and TR2 are formed. For example, an insulating layer such as a silicon oxide layer, an SOG layer, a USG layer, a BPSG layer, a PSG layer, and an HTO layer is formed on the semiconductor substrate 100. Thereafter, a photoresist pattern (not shown) is formed on the insulating layer. Thereafter, the insulating layer is partially etched using the photoresist pattern as a mask to form a first insulating layer pattern 310. In this case, the insulating layer pattern 310 of the first layer has a first contact hole 315 that simultaneously exposes the first gate 130 of TR1 and the drain 140 of TR2.

도 6은 제1절연층 패턴(310) 상에 제1도전층 패턴(210)을 형성하는 단계를 나타낸다.6 illustrates forming a first conductive layer pattern 210 on the first insulating layer pattern 310.

반도체 기판(100) 상, 즉, TR2의 드레인(140)을 노출시키는 제1콘택홀(315)을 매몰하며 상기 제1절연층 패턴(310) 전면에 도전층을 도포한다. 예컨대, 불순물을 포함하는 폴리 실리콘층이나 아몰포스 실리콘층과 같은 고저항을 가지는 도전층을 도포한다. 이때 상기 폴리 실리콘층이나 아몰포스 실리콘층은 300Å 내지 1000Å의 두께를 가지도록 형성한다. 이후에, 상기 도전층 상에 포토레지스트 패턴(도시되지 않음)을 형성하고 상기 포토레지스트 패턴을 마스크로 상기 도전층을 패터닝하여 제1도전층 패턴(210)을 형성한다. 이와 같이 상기 제1도전층 패턴(210)은 그 일단부가 상기 제1콘택홀(315)을 통해서 상기 TR1의 제1게이트(130)와 상기 TR2의 드레인(140)에 접속되게 형성된다. The first contact hole 315 that exposes the drain 140 of TR2 is exposed on the semiconductor substrate 100 and a conductive layer is coated on the entire surface of the first insulating layer pattern 310. For example, a conductive layer having a high resistance, such as a polysilicon layer containing an impurity or an amorphous silicon layer, is applied. In this case, the polysilicon layer or the amorphous silicon layer is formed to have a thickness of 300 kPa to 1000 kPa. Thereafter, a photoresist pattern (not shown) is formed on the conductive layer, and the conductive layer is patterned using the photoresist pattern as a mask to form a first conductive layer pattern 210. As described above, one end of the first conductive layer pattern 210 is connected to the first gate 130 of the TR1 and the drain 140 of the TR2 through the first contact hole 315.

도 7은 제1도전층 패턴(210) 상에 제2절연층 패턴(330)을 형성하는 단계를 나타낸다.FIG. 7 illustrates forming a second insulating layer pattern 330 on the first conductive layer pattern 210.

먼저, 상기 제1도전층 패턴(410) 상에 절연층을 다시 형성한다. 예컨대, 산화 실리콘층, SOG층, USG층, BPSG층, PSG층 및 HTO층과 같은 절연층을 500Å 내지 1000Å의 두께를 가지도록 형성한다. 이후에 상기 절연층을 패터닝하여 제2콘택홀(335)을 가지는 제2절연층 패턴(330)을 형성한다. 이때 상기 제2콘택홀(335)은 그 일단부가 상기 제1콘택홀(315)을 매몰하는 상기 제1도전층 패턴(210)의 타단부를 노출시킨다. First, an insulating layer is formed again on the first conductive layer pattern 410. For example, an insulating layer such as a silicon oxide layer, an SOG layer, a USG layer, a BPSG layer, a PSG layer, and an HTO layer is formed to have a thickness of 500 kV to 1000 kV. Thereafter, the insulating layer is patterned to form a second insulating layer pattern 330 having a second contact hole 335. In this case, one end of the second contact hole 335 exposes the other end of the first conductive layer pattern 210 to bury the first contact hole 315.

도 8은 제2절연층 패턴(330) 상에 제2도전층 패턴(230)을 형성하는 단계를 나타낸다.8 illustrates forming a second conductive layer pattern 230 on the second insulating layer pattern 330.

제2절연층 패턴(330) 전면에 도전층을 도포한다. 예컨대, 불순물을 포함하는 폴리 실리콘층이나 아몰포스 실리콘층과 같은 고저항을 가지는 도전층을 도포한다. 이때 상기 폴리 실리콘층이나 아몰포스 실리콘층은 300Å 내지 1000Å의 두께를 가지도록 형성한다. 이후에, 상기 도전층 상에 포토레지스트 패턴(도시되지 않음)을 형성하고 상기 포토레지스트 패턴을 마스크로 상기 도전층을 패터닝하여 제2도전층 패턴(210)을 형성한다. A conductive layer is coated on the entire surface of the second insulating layer pattern 330. For example, a conductive layer having a high resistance, such as a polysilicon layer containing an impurity or an amorphous silicon layer, is applied. In this case, the polysilicon layer or the amorphous silicon layer is formed to have a thickness of 300 kPa to 1000 kPa. Thereafter, a photoresist pattern (not shown) is formed on the conductive layer, and the second conductive layer pattern 210 is formed by patterning the conductive layer using the photoresist pattern as a mask.

이때, 제2도전층 패턴(210)의 일단부는 제2절연층 패턴(330) 상의 콘택홀(335)을 통해서 상기 제1도전층 패턴(210)의 타단부에 연결된다. 상기 제1도전층 패턴(210)과 제2도전층 패턴(230)은 상기 SRAM 셀에서 부하 저항 소자의 저항체로 이용되므로 종래의 한 층의 도전층을 저항체로 이용한 경우에 비해 대략 두배 정도의 저항체의 길이의 증가를 얻을 수 있다. 따라서 대략 두배 정도의 부하 저항 소자의 저항값의 증대를 셀면적의 증가없이 구현할 수 있다. In this case, one end of the second conductive layer pattern 210 is connected to the other end of the first conductive layer pattern 210 through a contact hole 335 on the second insulating layer pattern 330. Since the first conductive layer pattern 210 and the second conductive layer pattern 230 are used as resistors of a load resistor in the SRAM cell, the resistors are approximately twice as large as those of a conventional conductive layer used as a resistor. An increase in the length can be obtained. Therefore, an increase in the resistance value of the load resistance element of about twice can be realized without increasing the cell area.

또한, 상기 도 5 및 도 6 또는 도 7 및 도 8에서 설명한 방법과 같은 방법을 사용하여 상기 제2도전층 패턴(230)의 타단부에 추가의 도전층을 연결하여 저항의 길이를 셀면적의 증가 없이 증가시킬 수 있다. 따라서 SRAM 셀에서 요구되는 저항값에 따라 셀면적의 증대 없이 부하 저항 소자의 저항값의 증대를 구현할 수 있다.In addition, an additional conductive layer is connected to the other end of the second conductive layer pattern 230 using the same method as described with reference to FIGS. 5 and 6 or 7 and 8 to determine the length of the cell area. Can increase without increase. Therefore, the resistance value of the load resistance element can be increased without increasing the cell area according to the resistance value required in the SRAM cell.

이후에, 상기 제2도전층 패턴(230)의 타단부에 도전층, 예컨대 폴리 실리콘층이나 아몰포스 실리콘층을 도포하고 패터닝하여 도 2에서 도시한 바와 같은 제3도전층 패턴(290)을 형성한다. 이때 상기 도전층이 상기 제1 및 제2 도전층 패턴(210, 230) 보다 높은 불순물 농도를 가지도록 불순물을 더 포함시켜, 전하 전도도가 상기 제1 및 제2 도전층 패턴(210, 230) 보다 높게 제3도전층 패턴(290)을 형성한다. 또는 상기 제2도전층 패턴(230)의 타단부에 불순물을 추가로 더 이온 주입하여 전하 전도도를 증가시키는 방법으로 상기 제3도전층 패턴(290)을 형성한다.Thereafter, a conductive layer such as a polysilicon layer or an amorphous silicon layer is coated and patterned on the other end of the second conductive layer pattern 230 to form a third conductive layer pattern 290 as shown in FIG. 2. do. In this case, the conductive layer further includes an impurity such that the conductive layer has a higher impurity concentration than the first and second conductive layer patterns 210 and 230, so that the charge conductivity is higher than that of the first and second conductive layer patterns 210 and 230. The third conductive layer pattern 290 is formed to be high. Alternatively, the third conductive layer pattern 290 is formed by increasing ion conductivity by further implanting impurities into the other end of the second conductive layer pattern 230.

이상, 본 발명을 구체적인 실시예를 통해서 상세히 설명하였으나, 본 발명은 이에 한정되지 않고, 본 발명의 기술적 사상의 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다. As mentioned above, although this invention was demonstrated in detail through the specific Example, this invention is not limited to this, It is clear that the deformation | transformation and improvement are possible by the person of ordinary skill in the art within the technical idea of this invention. .

상술한 바와 같이 본 발명은 반도체 기판 상에 층간 연결된 제1도전층 패턴 및 제2도전층 패턴 또는 제1도전층 패턴, 제2도전층 패턴 및 제4도전층 패턴을 부하 저항체로 사용하여 셀면적의 증가없이 저항체 길이를 증대시킬 수 있다. 또한 제4도전층 패턴에 도전층을 더 연결하여 저항체 길이를 더 증대시킬 수 있다. 이와 같은 저항체의 길이의 증가는 부하 저항 소자의 저항값을 셀면적의 증대 없이 증대시킬 수 있다. 따라서 반도체 장치의 고집적화에 따른 부하 저항 소자의 저항 감소를 방지할 수 있다.As described above, the present invention provides a cell area using a first conductive layer pattern and a second conductive layer pattern or a first conductive layer pattern, a second conductive layer pattern, and a fourth conductive layer pattern connected to each other on a semiconductor substrate as a load resistor. It is possible to increase the resistor length without increasing. In addition, the conductive layer may be further connected to the fourth conductive layer pattern to further increase the length of the resistor. Increasing the length of the resistor can increase the resistance of the load resistor without increasing the cell area. Therefore, it is possible to prevent the resistance of the load resistance element due to the high integration of the semiconductor device.

도 1은 본 발명의 반도체 장치의 부하 저항 소자를 나타내는 평면도이고, 도 2는 도1의 Ⅱ-Ⅱ´의 절단선에 따른 단면도이다. 1 is a plan view showing a load resistance element of the semiconductor device of the present invention, and FIG. 2 is a cross-sectional view taken along the line II-II ′ of FIG. 1.

도 3은 본 발명의 다른 예에 의한 반도체 장치의 부하 저항 소자를 설명하기 위해 도시한 단면도이다.3 is a cross-sectional view illustrating a load resistance element of a semiconductor device according to another embodiment of the present invention.

도 4 내지 도 8은 도 2에서 도시한 본 발명의 반도체 장치의 부하 저항 소자를 형성하는 방법을 설명하기 위해서 도시한 단면도들이다.4 to 8 are cross-sectional views illustrating a method of forming a load resistance element of the semiconductor device of the present invention shown in FIG.

Claims (4)

하부 구조를 포함하는 반도체 기판;A semiconductor substrate including a lower structure; 상기 반도체 기판 상을 노출하는 제1콘택홀을 가지는 제1절연층 패턴;A first insulating layer pattern having a first contact hole exposing on the semiconductor substrate; 상기 제1절연층 패턴 상에 형성되어 상기 제1콘택홀을 매몰하는 일단부를 가지는 제1도전층 패턴;A first conductive layer pattern formed on the first insulating layer pattern and having one end portion to bury the first contact hole; 상기 제1도전층 패턴 상에 형성되어 상기 제1도전층 패턴의 타단부를 노출시키는 제2콘택홀을 가지는 제2절연층 패턴;A second insulating layer pattern formed on the first conductive layer pattern and having a second contact hole exposing the other end of the first conductive layer pattern; 상기 제2절연층 패턴 상에 형성되어 상기 제2콘택홀을 매몰하는 일단부를 가지는 제2도전층 패턴; A second conductive layer pattern formed on the second insulating layer pattern and having one end portion to bury the second contact hole; 상기 제2도전층 패턴 상에 형성되어 상기 제2도전층 패턴의 타단부를 노출시키는 제3콘택홀을 가지는 제3절연층 패턴;A third insulating layer pattern formed on the second conductive layer pattern and having a third contact hole exposing the other end of the second conductive layer pattern; 상기 제3절연층 패턴 상에 상기 제3콘택홀을 매몰하는 일단부를 가지는 제4도전층 패턴; 및A fourth conductive layer pattern having one end portion to bury the third contact hole on the third insulating layer pattern; And 상기 제4도전층 패턴의 타단부에 연결되는 제3도전층 패턴을 포함하는 것을 특징으로 하는 반도체 장치의 부하 저항 소자.And a third conductive layer pattern connected to the other end of the fourth conductive layer pattern. 제1항에 있어서, 상기 제1도전층 패턴, 제2도전층 패턴 및 제4도전층 패턴은 불순물을 포함하는 폴리 실리콘(poly silicon)층이나 아몰포스 실리콘(amorphous silicon)층인 것을 특징으로 하는 반도체 장치의 부하 저항 소자.The semiconductor of claim 1, wherein the first conductive layer pattern, the second conductive layer pattern, and the fourth conductive layer pattern are polysilicon layers or amorphous silicon layers containing impurities. Load resistance element of the device. 제1항에 있어서, 상기 제3도전층 패턴은 상기 제1도전층 패턴, 제2도전층 패턴 및 제4도전층 패턴 보다 높은 전하 전도도(charge conductivity)를 가지는 것을 특징으로 하는 반도체 장치의 부하 저항 소자.The load resistance of the semiconductor device of claim 1, wherein the third conductive layer pattern has a higher charge conductivity than the first conductive layer pattern, the second conductive layer pattern, and the fourth conductive layer pattern. device. 제3항에 있어서, 상기 제3도전층 패턴은 상기 제4도전층 패턴의 타단부에 이온 주입 방법으로 불순물을 더 주입하는 방법으로 형성되는 것을 특징으로 하는 반도체 장치의 부하 저항 소자. The load resistance device of claim 3, wherein the third conductive layer pattern is formed by a method of further implanting impurities into the other end of the fourth conductive layer pattern by an ion implantation method.
KR1019970019550A 1997-05-20 1997-05-20 Load resistor and manufacturing method thereof using multi-conductive layers for semiconductor device KR100450653B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019970019550A KR100450653B1 (en) 1997-05-20 1997-05-20 Load resistor and manufacturing method thereof using multi-conductive layers for semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019970019550A KR100450653B1 (en) 1997-05-20 1997-05-20 Load resistor and manufacturing method thereof using multi-conductive layers for semiconductor device

Publications (2)

Publication Number Publication Date
KR19980083994A KR19980083994A (en) 1998-12-05
KR100450653B1 true KR100450653B1 (en) 2005-02-28

Family

ID=37366904

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970019550A KR100450653B1 (en) 1997-05-20 1997-05-20 Load resistor and manufacturing method thereof using multi-conductive layers for semiconductor device

Country Status (1)

Country Link
KR (1) KR100450653B1 (en)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5349206A (en) * 1988-11-10 1994-09-20 Seiko Epson Corporation Integrated memory circuit with high density load elements
JPH08204030A (en) * 1995-01-27 1996-08-09 Sony Corp Sram device and its manufacture
JPH08340052A (en) * 1995-06-13 1996-12-24 Sony Corp Semiconductor memory device and its manufacture

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5349206A (en) * 1988-11-10 1994-09-20 Seiko Epson Corporation Integrated memory circuit with high density load elements
US5691559A (en) * 1988-11-10 1997-11-25 Seiko Epson Corporation Semiconductor devices with load elements
JPH08204030A (en) * 1995-01-27 1996-08-09 Sony Corp Sram device and its manufacture
JPH08340052A (en) * 1995-06-13 1996-12-24 Sony Corp Semiconductor memory device and its manufacture

Also Published As

Publication number Publication date
KR19980083994A (en) 1998-12-05

Similar Documents

Publication Publication Date Title
KR940005886B1 (en) Semiconductor memory device and fabricating method thereof
KR100301588B1 (en) Semiconductor device and method of manufacturing the same
US6093597A (en) SRAM having P-channel TFT as load element with less series-connected high resistance
US5300814A (en) Semiconductor device having a semiconductor substrate with reduced step between memory cells
US6214663B1 (en) Methods of fabricating integrated circuit devices having contact pads which are separated by sidewall spacers
US6333548B1 (en) Semiconductor device with etch stopping film
KR100214708B1 (en) Manufacture of semiconductor device having low contact resistance
US5012310A (en) Semiconductor memory having stacked capacitor
JPH05102436A (en) Semiconductor memory device and manufacture thereof
US5656841A (en) Semiconductor device with contact hole
US6417097B1 (en) Methods of forming a contact structure in a semiconductor device
US20050142756A1 (en) Semiconductor device and method for fabricating the same
JP4704529B2 (en) SRAM device and manufacturing method thereof
US4785342A (en) Static random access memory having structure of first-, second- and third-level conductive films
GB2374705A (en) A static random access memory (SRAM) and manufacturing method thereof
US7064366B2 (en) Ferroelectric memory devices having an expanded plate electrode
KR100450653B1 (en) Load resistor and manufacturing method thereof using multi-conductive layers for semiconductor device
US5745404A (en) ISRAM layout and structure
US6303966B1 (en) SRAM cell having overlapping access transistor and drive transistor gates
US5981328A (en) Method of forming a high load resistance type static random access memory cell
US6350645B1 (en) Strapping via for interconnecting integrated circuit structures
US5821573A (en) Field effect transistor having an arched gate and manufacturing method thereof
KR100244403B1 (en) Sram and manufacturing method thereof
JPH08288406A (en) Semiconductor device and manufacture thereof
KR100265337B1 (en) Manufacturing method for a high load resistor type of sram cell

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee