KR100446384B1 - 박막트랜지스터 어레이의 제조방법 - Google Patents

박막트랜지스터 어레이의 제조방법 Download PDF

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Abstract

본 발명은 저저항 배선을 사용시 배선의 적층 구조를 단순화하여 계면에서 발생하는 정션 스파이킹과 접촉저항을 방지할 수 있는 박막트랜지스터 어레이 제조방법에 관한 것으로, 본 발명의 저저항 금속재료를 사용하는 액정표시장치에 있어서, 박막트랜지스터 영역 및 패드영역이 정의된 유리기판에 게이트 라인과 게이트 패드를 형성하는 단계, 상기 기판 전면에 게이트 절연막을 형성하고, 상기 박막트랜지스터 영역에 반도체층, n+반도체층을 형성하여 액티브 패턴을 형성하는 단계, 상기 반도체층이 소정부분 노출되도록 박막트랜지스터 영역에 화소전극을 형성하는 단계, 상기 화소전극과 게이트 패드가 소정부분 노출되도록 콘택홀을 갖는 보호막을 형성하는 단계, 상기 콘택홀을 포함한 보호막상에 소오스/드레인 전극과 데이터 패드를 형성하는 단계를 포함한다.

Description

박막트랜지스터 어레이의 제조방법{METHOD FOR MANUFACTURING OF TFT ARRAY}
본 발명은 박막트랜지스터 어레이 제조방법에 관한 것으로, 특히 저저항 배선을 사용시 배선의 적층 구조를 단순화하여 계면에서 발생하는 정션 스파이킹과 접촉저항을 방지할 수 있는 박막트랜지스터 어레이 제조방법에 관한 것이다.
평판표시장치(Flat Panel Display)의 일종인 LCD(Liquid Crystal Display)는 액체의 유동성과 결정의 광학적 성질을 겸비하는 액정에 전계를 인가하여 광학적 이방성을 변화시켜 얻어지는 명암의 차이로 화상을 얻는 장치로서, 사용되는 액정의 종류에 따라 TN(Twisted Nematic), STN(Super TN), 강유전성(Ferro electric) LCD 등으로 나누어지고, 화소의 스위칭 소자인 TFT를 각 화소마다 내장하는 TFT LCD 등이 사용되고 있다.
이러한 LCD는 종래 음극선관(Cathode Ray Tube)에 비해 소비전력이 낮고, 경박단소화가 용이하며 칼라화, 대형화 및 고정세화가 가능하여 차츰 사용 범위가 넓어지고 있으며, 최근에는 액정의 응답속도가 빠르고 고화질화에 유리한 TFT-LCD가 주목받고 있다.
상기의 LCD는 각각 투명전극 패턴들이 형성되어 있는 상·하측 기판의 사이에 액정이 밀봉되어 있는 형태로 구성되는데, 상기의 LCD는 석영이나 유리 또는 플라스틱 필름 등과 같은 투명 재질의 상·하측 기판상에 ITO(Indium Thin Oxide)나 SnO2등의 화소전극과 공통전극이 되는 투명전극 패턴과, 상기 투명전극 패턴의 단락을 방지하기 위한 보호막과, 액정을 일정 방향으로 배열시키기 위한 배향막이 형성되어 있다. 여기서 상기 배향막은 방향성을 주기 위하여 원통형의 코아에 천이 감겨 있는 러빙 롤로 러빙을 실시하여 일정 방향의 골들이 형성되어 있으며, 상기하측 액정기판에는 칼라 필터가 형성되어 있다.
또한 상기 상·하측 기판은 일정한 셀갭을 갖고 실 패턴에 의해 봉합되어 있으며, 상기 상·하측 기판 사이의 셀갭에는 액정이 밀봉되어 있다.
상기의 LCD는 독립적으로 화면을 나타내지 못하고 발광소자 예를 들어, EL(Electro luminescence) 소자나 발광 다이오드(light emitting diode) 판넬 또는 냉음극선관(Cold Cathode Fluorescence Lamp) 등의 광원을 구비하는 모듈의 형태로 사용되며, 바탕색과 액정 구동 시의 색으로 화면을 구성한다.
여기서, TFT-LCD는 하측기판에 형성되어 있는 각 화소전극의 일측에 화소전극을 스위칭하는 TFT가 형성되어 있으며, 상기 TFT는 실리콘을 채널층으로하여 게이트가 채널층의 하부에 형성되는 저부 게이트형과 그 반대인 상부 게이트형이 있다.
이하, 첨부된 도면을 참조하여 종래의 박막트랜지스터 어레이의 제조방법에 대하여 설명하기로 한다.
도 1a 내지 도 1e는 종래의 BCE 타입의 박막트랜지스터 어레이의 제조방법을 나타낸 공정 단면도이다.
도 1a에 도시한 바와 같이 박막트랜지스터 영역 및 패드영역이 정의된 투명한 하부 절연기판(10)상에 제 1 마스크 공정을 이용하여 박막 트랜지스터 영역 및 패드영역에 제 1 금속층(11)과 제 1 버퍼층(12)을 증착하고, 패터닝하여 게이트 라인(11a)과 게이트 패드(11b)를 형성한다. 이때, 상기 게이트 라인(11a)과 게이트 패드(11b)는 비저항이 낮은 금속으로 알루미늄 또는 알루미늄 합금을 사용한다.
즉, MoW를 사용한 게이트 전극은 최근 대화면 및 고화질화의 경향에 따른 RC 타임 딜레이(RC time delay) 문제로 소자의 게이트 전극으로 적용이 불가능하다. 즉, 비저항이 주요 원인인 RC 타임 딜레이 문제를 해결할 수 있는 대체 금속으로 구리(Cu), 은(Ag) 및 알루미늄(Al) 등이 제시되었으나, Cu와 Ag은 식각 및 단가 측면에서 부적합하여 알루미늄 또는 알루미늄 합금을 사용한다.
한편, 상기 제 1 버퍼층(12)은 상기 게이트 패드(11b)와 후 공정에서 형성될 투명전도막과의 접촉저항을 감소시킨다.
도 1b에 도시한 바와 같이 상기 제 1 버퍼층(12)을 포함한 기판(10) 전면에 게이트 절연막(13)을 형성한 후, 상기 게이트 절연막(13)상에 비정질 실리콘 재질의 반도체층(14)과 n+반도체층(예컨대, n+비정질 실리콘층이나 미세 결정질 실리콘층)(15)을 순차적으로 증착한다.
이어, 제 2 마스크 공정을 이용하여 상기 박막트랜지스터 영역에만 남도록 상기 반도체층(14)과 n+반도체층(15)을 선택적으로 식각하여 액티브 패턴을 형성한다.
도 1c에 도시한 바와 같이 상기 n+반도체층(15)을 포함한 전면에 제 2 버퍼층(16)과, 제 2 금속층(17) 그리고 제 3 버퍼층(18)을 차례로 증착한 후, 제 3 마스크를 공정을 이용하여 상기 박막트랜지스터 영역 및 패드영역에 소오스/드레인 전극(17a)과 데이터 패드(17b)를 형성한다. 이때, 상기 소오스/드레인 전극(17a)과 데이터 패드(17b)는 비저항이 낮은 금속으로 알루미늄 또는 알루미늄 합금을 사용한다.
그리고 상기 소오스/드레인 전극(17a)을 마스크로 이용하여 상기 반도체층(14)이 소정부분 노출되도록 n+반도체층(17b)을 식각한다.
여기서, 상기 제 2 버퍼층(16)은 상기 n+반도체층(17b)과 소오스/드레인 전극(17a) 계면에서 발생되는 정션 스파이크(Junction Spiking) 현상을 방지한다.
도 1d에 도시한 바와 같이 상기 제 3 버퍼층(18)을 포함한 전면에 보호막(19)을 형성하고, 제 4 마스크 공정을 이용하여 상기 소오스/드레인 전극(17a) 및 패드영역의 제 1 버퍼층(12)과 제 3 버퍼층(18)이 노출되도록 상기 보호막(19)과 게이트 절연막(13)을 선택적으로 식각하여 복수개의 콘택홀(20)을 형성한다.
도 1e에 도시한 바와 같이 상기 콘택홀(20)을 포함한 보호막(19)상에 투명한 전극 ITO 물질을 증착하고, 제 5 마스크 공정을 이용하여 상기 ITO 물질을 선택적으로 식각하여 화소전극(21)을 형성한다.
그러나 상기와 같은 종래의 박막트랜지스터 어레이의 제조방법에 있어서는 다음과 같은 문제점이 있다.
저저항 금속 재료를 게이트 라인 및 게이트 패드 그리고 소오스/드레인 전극 및 데이터 패드로 사용할 경우, n+반도체층과 접촉되는 소오스/드레인 전극 및 데이터 패드의 계면에서 발생되는 정션 스파이킹 현상을 방지하기 위해 n+반도체층과 반응하지 않는 버퍼층을 사용하였다.
그리고 패드영역에서는 투명전극을 이용하여 게이트 패드와 데이터 패드의 전기적으로 연결시키므로 투명전극과 게이트 패드 및 데이터 패드의 계면에서 발생되는 접촉저항이 방지하기 위해 투명전극과 접촉저항이 작은 물질의 버퍼층을 형성하였다.
따라서, 저저항 금속재료를 사용할 경우 소오스/드레인 전극 및 데이터 패드는 3층 구조이며, 게이트 라인 및 게이트 패드는 2층 구조가 되므로 구조가 복잡하고, 생산성이 떨어진다.
이에 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로, 정션 스파이킹 현상 및 접촉저항을 방지하면서 구조를 단순화시킬 수 있는 박막트랜지스터 어레이의 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1e는 종래의 박막트랜지스터 어레이의 제조방법을 나타낸 공정 단면도
도 2a 내지 도 2e는 본 발명의 일실시예에 따른 박막트랜지스터 어레이의 제조방법을 나타낸 공정 단면도
<도면의 주요 부분에 대한 부호의 설명>
100 : 유리기판 101a : 게이트 라인
101b : 게이트 패드 102 : 게이트 절연막
103 : 반도체층 104 : n+반도체층
105 : 화소전극 106 : 보호막
107 : 콘택홀 108a : 소오스/드레인 전극
108b : 데이터 패드
상기와 같은 목적을 달성하기 위한 본 발명의 박막트랜지스터 어레이의 제조방법은 저저항 금속재료를 사용하는 BCE 타입의 액정표시장치에 있어서, 박막트랜지스터 영역 및 패드영역이 정의된 유리기판에 게이트 라인과 게이트 패드를 형성하는 단계, 상기 기판 전면에 게이트 절연막을 형성하고, 상기 박막트랜지스터 영역에 반도체층, n+반도체층을 형성하여 액티브 패턴을 형성하는 단계, 상기 반도체층이 소정부분 노출되도록 박막트랜지스터 영역에 화소전극을 형성하는 단계, 상기화소전극과 게이트 패드가 소정부분 노출되도록 콘택홀을 갖는 보호막을 형성하는 단계, 상기 콘택홀을 포함한 보호막상에 소오스/드레인 전극과 데이터 패드를 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 상기 화소전극은 상기 n 반도체층을 포함한 전면에 투명전도층을 증착하는 단계, 상기 n+반도체층이 소정부분 노출되도록 투명전도층을 식각하여 화소전극을 형성하는 단계, 상기 화소전극을 마스크로 반도체층이 소정부분 노출되도록 상기 n+반도체층을 식각하는 단계를 더 포함하는 것을 특징으로 한다.
또한, 상기 화소전극은 ITO을 사용하는 것을 특징으로 한다.
또한, 상기 소오스/드레인 전극이 화소전극에 콘택됨을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 박막트랜지스터 어레이의 제조방법에 대하여 보다 상세히 설명하기로 한다.
도 2a 내지 도 2e는 본 발명의 일실시예에 따른 박막트랜지스터 어레이의 제조방법을 나타낸 공정 단면도이다.
도 2a에 도시한 바와 같이 박막트랜지스터 영역 및 패드영역이 정의된 투명한 하부 절연기판(100)상에 제 1 마스크 공정을 이용하여 박막트랜지스터 영역 및 패드영역에 제 1 금속층(11)을 증착하고, 패터닝하여 게이트 라인(101a)과 게이트 패드(101b)를 형성한다. 이때, 상기 게이트 라인(101a)과 게이트 패드(101b)는 비저항이 낮은 금속으로 알루미늄 또는 알루미늄 합금을 사용한다.
도 2b에 도시한 바와 같이 상기 게이트 라인(101a)과 게이트 패드(101b)를포함한 기판(100) 전면에 게이트 절연막(102)을 형성한 후, 상기 게이트 절연막(102)상에 비정질 실리콘 재질의 반도체층(103)과 n+반도체층(예컨대, n+비정질 실리콘층이나 미세 결정질 실리콘층)(104)을 순차적으로 증착한다.
이어, 제 2 마스크 공정을 이용하여 상기 박막트랜지스터 영역에만 남도록 상기 반도체층(103)과 n+반도체층(104)을 선택적으로 식각하여 액티브 패턴을 형성한다.
도 2c에 도시한 바와 같이 상기 n+반도체층(104)을 포함한 전면에 투명한 전극 ITO 물질을 증착한 후, 제 3 마스크 공정을 이용하여 상기 n+반도체층(104)이 노출되도록 식각하여 박막트랜지스터 영역에 화소전극(105)을 형성한다.
그리고 상기 반도체층(103)이 노출되도록 상기 n+반도체층(104)을 식각한다.
도 2d에 도시한 바와 같이 상기 화소전극(105)을 포함한 전면에 보호막(106)을 증착한 후, 제 4 마스크 공정을 이용하여 상기 화소전극(106)과 게이트 패드(101b)가 소정부분 노출되도록 상기 보호막(106)을 식각하여 복수개의 콘택홀(107)을 형성한다.
도 2e에 도시한 바와 같이 상기 콘택홀(107)을 포함한 보호막(106)상에 제 2 금속층(108)을 증착한 후, 제 5 마스크를 공정을 이용하여 상기 박막트랜지스터 영역 및 패드영역에 소오스/드레인 전극(108a)과 데이터 패드(108b)를 형성한다. 이때, 상기 소오스/드레인 전극(108a)과 데이터 패드(108b)는 비저항이 낮은 금속으로 알루미늄 또는 알루미늄 합금을 사용한다.
그리고 상기 소오스/드레인 전극(108a)이 화소전극(105)와 서로 콘택되어 형성된다.
이상에서 설명한 바와 같이 본 발명의 박막트랜지스터 어레이의 제조방법에 의하면, n+반도체층상에 투명전극을 형성하고 투명전극상에 데이터 전극을 형성하므로 n+반도체층과 데이터 전극의 직접 접촉을 방지하므로 그 계면에서 발생하는 정션 스파이킹 현상을 방지할 수 있다.
또한, ESD 방지회로에서 게이트 패드와 데이터 패드의 접촉을 투명전극을 통하지 않고 직접 접촉하므로 접촉저항을 감소시킬 수 있다.
따라서, 정션 스파이킹 현상 및 접촉저항을 방지하기 위해 사용되는 종래의 버퍼층을 사용하지 않으므로 적층구조를 단순화시킬 수 있으므로 사용재료의 감소, 배선재의 증착 챔버의 감소 그리고 적층구조 단순화에 따른 공정시간을 감소시킬 수있다.
즉, 생산원가를 감소시키고, 전극층의 두께를 감소시켜 과다한 전극 두께로 유발되는 결함 발생을 방지할 수 있다.

Claims (4)

  1. 저저항 금속재료를 사용하는 액정표시장치에 있어서,
    박막트랜지스터 영역 및 패드영역이 정의된 유리기판에 게이트 라인과 게이트 패드를 형성하는 단계;
    상기 기판 전면에 게이트 절연막을 형성하고, 상기 박막트랜지스터 영역에 반도체층, n+반도체층을 형성하여 액티브 패턴을 형성하는 단계;
    상기 n+반도체층을 포함한 전면에 투명전도층을 증착하는 단계;
    상기 n+반도체층이 소정부분 노출되도록 투명전도층을 식각하여 화소전극을 형성하는 단계;
    상기 화소전극과 게이트 패드가 소정부분 노출되도록 콘택홀을 갖는 보호막을 형성하는 단계; 및
    상기 콘택홀을 포함한 보호막상에 소오스/드레인 전극과 데이터 패드를 형성하는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터 어레이의 제조방법.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 화소전극은 ITO을 사용하는 것을 특징으로 하는 박막트랜지스터의 어레이의 제조방법.
  4. 제 1 항에 있어서,
    상기 소오스/드레인 전극이 화소전극에 콘택됨을 특징으로 하는 박막트랜지스터 어레이의 제조방법.
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