KR100439047B1 - Method of planarization for semiconductor device - Google Patents
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Abstract
본 발명은 반도체 소자의 평탄화 방법에 관한 것으로, 메모리 지역과 논리 지역으로 정의되며, 상기 메모리 지역과 논리 지역 간에 소정의 단차를 갖는 반도체 기판 상에 희생 질화막을 형성한 후 연마 선택비가 다른 슬러리를 이용한 평탄화 공정을 순차적으로 실시하여 평탄화함으로써 메탈 콘택 형성을 위한 포토리소그라피 공정 및 콘택 식각공정의 공정 마진을 확보할 수 있을 뿐만 아니라, 균일한 표면 평탄화를 구현할 수 있는 반도체 소자의 평탄화 방법을 제시한다.The present invention relates to a planarization method of a semiconductor device, which is defined as a memory region and a logic region, and forms a sacrificial nitride film on a semiconductor substrate having a predetermined step between the memory region and the logic region, and then uses a slurry having a different polishing selectivity. By sequentially performing the planarization process to planarize, a process margin of a photolithography process and a contact etching process for forming a metal contact can be secured, and a method of planarizing a semiconductor device capable of realizing uniform surface planarization is provided.
Description
본 발명은 반도체 소자의 평탄화 방법에 관한 것으로, 특히 MML(Megred Memory Logic) 소자의 균일한 평탄화를 구현할 수 있는 반도체 소자의 평탄화 방법에 관한 것이다.The present invention relates to a planarization method of a semiconductor device, and more particularly, to a planarization method of a semiconductor device capable of implementing uniform planarization of an MML (Megred Memory Logic) device.
고속 정보화가 발달함에 따라 고속 메모리의 필요성이 증대되었다. 또한 이러한 필요성과 함께 전반적으로 향상된 성능의 시스템을 구축하기 위해 기존의 메모리 소자(Memory device)와 논리 소자(Logic device)를 같은 웨이퍼에 집적하는 MML의 필요성이 증대되었다. 이러한 MML 소자 중에서도 저비용의 고집적화를 가능하게 하는 디램(DRAM)과 논리 소자(logic(ASIC))를 함께 집적한 칩(Chip)이 많이 사용된다. 또한, 이 MML 소자는 메모리 소자와 논리 소자를 한 칩에서 단일한 공정으로 제조하는 것이 가능하므로 특별한 설계의 변경 없이도 기존 칩들에 비해 고속으로 동작하고, 저전력으로 사용하는 것이 가능한 장점을 지닌다.The development of high speed information has increased the need for high speed memory. In addition to this need, the need for MML to integrate existing memory devices and logic devices onto the same wafer has been increased to build a system with improved overall performance. Among the MML devices, a chip in which DRAM and logic (ASIC) are integrated together, which enables low-cost high integration, is used. In addition, since the MML device can manufacture a memory device and a logic device in a single process, the MML device can operate at a higher speed and use at lower power than existing chips without changing a design.
그러나, MML 소자는 평탄화 공정에 있어서 많은 어려움이 발생하고 있는데, 이는 MML 소자를 이루는 다층의 폴리층(Poly layer), 즉 4개 이상의 폴리층이 형성되는 메모리 지역과 2개 미만의 폴리층이 형성되는 논리 지역 간의 단차가 매우 크기 때문이다.However, the MML device has a lot of difficulties in the planarization process, which is formed of a multi-layered poly layer, that is, a memory region in which four or more poly layers are formed and less than two poly layers. This is because the step between the logical regions is very large.
도 1a 내지 도 1c는 종래 기술에 따른 MML 소자의 평탄화 공정을 설명하기 위해 도시한 MML 소자의 단면도이다.1A to 1C are cross-sectional views of the MML device shown to explain the planarization process of the MML device according to the prior art.
도 1a를 참조하면, 메모리 지역과 논리 지역으로 정의되는 반도체 기판(10)에 소자 분리 공정을 실시하여 소자 분리막(도시하지 않음)을 형성한 후 메모리 지역 및 논리 지역 각각에 워드라인용 제 1 폴리층(12)을 형성한다.Referring to FIG. 1A, a device isolation process may be performed on a semiconductor substrate 10 defined as a memory region and a logic region to form an isolation layer (not shown), and then the first poly for word lines may be formed in each of the memory region and the logic region. Form layer 12.
이어서, 제 1 폴리층(12)을 포함한 전체 구조 상부에 제 1 층간 절연막(14)을 형성한 후 비트라인 형성공정을 실시하여 메모리 지역에 비트라인용 제 2 폴리층(16)을 형성한다. 이어서, 제 2 폴리층(16)을 포함한 전체 구조 상부에 제 2 층간 절연막(18)을 형성한다.Subsequently, after forming the first interlayer insulating layer 14 on the entire structure including the first poly layer 12, the bit line forming process is performed to form the second poly layer 16 for the bit line in the memory area. Next, a second interlayer insulating film 18 is formed over the entire structure including the second poly layer 16.
도 1b 및 도 1c를 참조하면, 전체 구조 상부에 CMP(Chemical Mechanical Polishing)을 이용한 평탄화 공정을 실시하여 메모리 지역과 논리 지역의 제 2 층간 절연막(18)을 평탄화한다. 이때, 메모리 지역과 논리 지역 간에는 소정 크기의 단차가 발생하는데, 이는 평탄화 공정시 단층으로 폴리층이 형성된 논리 지역에 비해 다층으로 폴리층이 형성된 메모리 지역에 형성된 제 2 층간 절연막(18)이 더 많이 연마되기 때문이다. 이어서, 캐패시터 형성공정을 실시하여 메모리 지역에 캐패시터용 제 3 폴리층(20)을 형성한다.1B and 1C, a planarization process using chemical mechanical polishing (CMP) is performed on the entire structure to planarize the second interlayer insulating layer 18 of the memory area and the logic area. At this time, a step size of a predetermined size occurs between the memory area and the logic area, which is higher in the planarization process than the logic area in which the poly layer is formed as a single layer. Because it is polished. Subsequently, a capacitor forming process is performed to form the third poly layer 20 for the capacitor in the memory region.
상기에서 설명한 바와 같이, MML 소자는 제 2 층간 절연막 평탄화 공정을 포함하여 최소한 2번의 평탄화 공정이 실시되는데, 이 평탄화 공정시 메모리 지역과 논리 지역 간에 단차가 크게 발생하게 된다. 이를 도 3을 통해 설명하면 다음과 같다.As described above, the MML device is subjected to at least two planarization processes including a second interlayer insulating film planarization process, and a large step occurs between the memory region and the logic region during the planarization process. This will be described with reference to FIG. 3.
도 3은 MML 소자에 평탄화 공정을 실시한 후 반도체 기판 상에 잔재하는 층간 절연막의 두께를 측정한 그래프로서, 'A'는 제 1 층간 절연막 평탄화 공정후 측정한 파형이고, 'B'는 제 2 층간 절연막 평탄화 공정후 측정한 파형이다.3 is a graph measuring the thickness of the interlayer insulating film remaining on the semiconductor substrate after the planarization process on the MML element, 'A' is a waveform measured after the first interlayer insulating film planarization process, 'B' is a second interlayer It is a waveform measured after an insulating film planarization process.
도 3을 참조하면, MML 소자의 제 1 층간 절연막 평탄화 공정후 메모리 지역(M1 내지 M4)에는 대략 15000Å의 두께로 제 1 층간 절연막이 잔재하는데 반해, 논리 지역(L)에는 대략 12000Å의 두께로 제 1 층간 절연막이 잔재하게 된다. 이로써, 제 1 층간 절연막 평탄화 공정후 메모리 지역(M1 내지 M4)과 논리 지역(L) 간에는 대략 3000Å 정도의 단차가 발생한다.Referring to FIG. 3, after the first interlayer insulating film planarization process of the MML element, the first interlayer insulating film remains at a thickness of approximately 15000 GPa in the memory regions M1 to M4, whereas the first interlayer insulating film remains at a thickness of approximately 12000 GPa in the logic region L. The interlayer insulating film remains. As a result, a step of approximately 3000 mV occurs between the memory areas M1 to M4 and the logic area L after the first interlayer insulating film planarization process.
이어서, 전체 구조 상부에 제 2 층간 절연막을 형성한 후 평탄화 공정을 실시하면, 메모리 지역(M1 내지 M4)에는 제 1 층간 절연막 포함하여 대략 31000Å의 두께로 제 2 층간 절연막이 잔재하는데 반해, 논리 지역(L)에는 대략 제 1 층간 절연막을 포함하여 25000Å의 두께로 제 2 층간 절연막이 잔재하게 된다. 이로써 제 2 층간 절연막 평탄화 공정후 메모리 지역(M1 내지 M4)과 논리 지역(L) 간에는 대략 6000Å 정도의 단차가 발생한다.Subsequently, when the second interlayer insulating film is formed over the entire structure, and the planarization process is performed, the second interlayer insulating film remains in the memory areas M1 to M4 with a thickness of approximately 31000 하여 including the first interlayer insulating film. In (L), the second interlayer insulating film remains with a thickness of 25000 kPa including the first interlayer insulating film. As a result, a step of approximately 6000 mV occurs between the memory areas M1 to M4 and the logic area L after the second interlayer insulating film planarization process.
즉, MML 소자의 경우 평탄화 공정시마다 메모리 지역과 논리 지역의 단차는 커지게 되는데, 이로 인해, MML 소자를 CMP(Chemical Mechanical Polishing)만으로 평탄화 공정을 실시할 경우 메모리 지역과 논리 지역의 균일한 평탄화를 이룰수 없는 문제가 발생한다. 특히, MML 소자의 메모리 블럭이 크면 CMP 공정후 메모리 지역과 논리 지역에 잔재하는 산화막의 두께 차이가 더욱 커지게 되는데, 이러한 두 지역의 막 두께 차는 포토리소그래피(Photolithography) 공정시 타겟을 메모리 지역에 맞추면 논리 지역의 타겟이 맞지 않는 문제가 발생하여 어느 한 지역에서 포토리소그래피 공정이 제대로 진행되지 않게 된다.In other words, in the case of the MML device, the step between the memory area and the logical area increases during each planarization process. Therefore, when the planarization process of the MML device using only CMP (Chemical Mechanical Polishing) is performed, the planarization of the memory area and the logical area is uniform. There is a problem that cannot be achieved. In particular, the larger the memory block of the MML device, the greater the difference in thickness of the oxide film remaining in the memory region and the logic region after the CMP process. The problem is that the targets of the logical regions do not fit, and the photolithography process does not proceed properly in any one region.
따라서 본 발명은 상기의 문제를 해결하기 위해 안출된 것으로, 메모리 지역과 논리 지역으로 정의되며, 상기 메모리 지역과 논리 지역 간에 소정의 단차를 갖는 반도체 기판 상에 희생 질화막을 형성한 후 연마 선택비가 다른 슬러리를 이용한 평탄화 공정을 순차적으로 실시하여 평탄화함으로써 메탈 콘택 형성을 위한 포토리소그라피 공정 및 콘택 식각공정의 공정 마진을 확보할 수 있을 뿐만 아니라, 균일한 표면 평탄화를 구현할 수 있는 반도체 소자의 평탄화 방법을 제공하는데 그 목적이 있다.Accordingly, the present invention has been made to solve the above problems, and is defined as a memory region and a logic region, and after forming a sacrificial nitride film on a semiconductor substrate having a predetermined step between the memory region and the logic region, the polishing selectivity is different. By performing the planarization process using a slurry in order to planarize, the process margin of the photolithography process and the contact etching process for forming a metal contact can be secured, and the method of planarizing a semiconductor device can be realized to realize uniform surface planarization. Its purpose is to.
도 1a 내지 도 1c는 종래의 MML 소자의 평탄화 방법을 설명하기 위한 MML 소자의 단면도.1A to 1C are cross-sectional views of MML elements for explaining a planarization method of a conventional MML element.
도 2a 내지 2f는 본 발명의 실시예에 따른 MML 소자의 평탄화 방법을 설명하기 위한 MML 소자의 단면도.2A to 2F are cross-sectional views of the MML device for explaining the planarization method of the MML device according to an embodiment of the present invention.
도 3은 종래 기술에 따른 MML 소자에 평탄화 공정을 실시한 후 메모리 지역과 논리 지역의 반도체 기판 상에 잔재하는 층간 절연막의 두께를 측정한 그래프.3 is a graph illustrating a thickness of an interlayer insulating film remaining on a semiconductor substrate in a memory area and a logic area after performing a planarization process on an MML device according to the related art.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
10, 100 : 반도체 기판 12, 102 : 제 1 폴리층10, 100: semiconductor substrate 12, 102: first poly layer
14, 104 : 제 1 층간 절연막 16, 106 : 제 2 폴리층14, 104: first interlayer insulating film 16, 106: second poly layer
18, 108 : 제 2 층간 절연막 20, 112 : 제 3 폴리층18, 108: Second interlayer insulating film 20, 112: Third poly layer
110 : 희생 질화막110: sacrificial nitride film
본 발명은 소정의 금속층이 다층으로 형성되어 높이가 높은 제 1 영역과 상기 제 1 영역보다 높이가 낮은 제 2 영역으로 분리되는 반도체 기판 상에 층간 절연막을 형성하는 단계; 상기 층간 절연막 상에 희생 질화막을 형성하는 단계; 상기 제 2 영역 상의 희생 질화막을 잔재시키면서, 상기 제 1 영역 상의 층간 절연막을 소정 두께만큼 연마하기 위한 제 1 평탄화 공정을 실시하는 단계; 상기 제 1 영역의 높이가 상기 제 2 영역의 높이보다 소정 높이 만큼 낮도록 하기 위해 제 2 평탄화 공정을 실시하는 단계; 및 상기 제 2 영역 상의 희생 질화막을 제거하기 위한 세정 공정을 실시하는 단계를 포함하여 이루어지는 것을 특징으로 한다.The present invention provides a method of forming an interlayer insulating film on a semiconductor substrate in which a predetermined metal layer is formed in multiple layers and is separated into a first region having a higher height and a second region having a lower height than the first region; Forming a sacrificial nitride film on the interlayer insulating film; Performing a first planarization process for polishing the interlayer insulating film on the first region by a predetermined thickness while leaving the sacrificial nitride film on the second region; Performing a second planarization process so that the height of the first region is lower than the height of the second region by a predetermined height; And performing a cleaning process for removing the sacrificial nitride film on the second region.
또한, 본 발명은 다수의 금속층이 형성되어 패턴 밀도가 높은 제 1 영역과상기 제 1 영역보다 패턴 밀도가 낮은 제 2 영역으로 분리되는 반도체 기판 상에 층간 절연막을 형성하는 단계; 상기 층간 절연막 상에 희생 질화막을 형성하는 단계; 상기 제 2 영역 상의 희생 질화막을 잔재시키면서, 상기 제 1 영역 상의 층간 절연막을 소정 두께만큼 연마하기 위한 제 1 평탄화 공정을 실시하는 단계; 상기 제 1 영역의 높이가 상기 제 2 영역의 높이보다 소정 높이 만큼 낮도록 하기 위해 제 2 평탄화 공정을 실시하는 단계; 및 상기 제 2 영역 상의 희생 질화막을 제거하기 위한 세정 공정을 실시하는 단계를 포함하여 이루어지는 것을 특징으로 한다.In addition, the present invention includes forming an interlayer insulating film on a semiconductor substrate in which a plurality of metal layers are formed to be separated into a first region having a high pattern density and a second region having a lower pattern density than the first region; Forming a sacrificial nitride film on the interlayer insulating film; Performing a first planarization process for polishing the interlayer insulating film on the first region by a predetermined thickness while leaving the sacrificial nitride film on the second region; Performing a second planarization process so that the height of the first region is lower than the height of the second region by a predetermined height; And performing a cleaning process for removing the sacrificial nitride film on the second region.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 2a 내지 2f는 본 발명의 실시예에 따른 MML 소자의 평탄화 공정을 설명하기 위한 MML 소자의 단면도이다2A to 2F are cross-sectional views of an MML device for explaining a planarization process of an MML device according to an embodiment of the present invention.
도 2a를 참조하면, 반도체 기판(100)을 메모리 지역과 논리 지역으로 정의하기 위해 반도체 기판(100)에 소정의 소자 분리 공정을 실시하여 소자 분리막(도시하지 않음)을 형성한다.Referring to FIG. 2A, a device isolation layer (not shown) is formed by performing a predetermined device isolation process on the semiconductor substrate 100 to define the semiconductor substrate 100 as a memory region and a logic region.
이어서, 메모리 지역 및 논리 지역 각각에 소정의 워드라인 형성공정을 실시하여 워드라인용 제 1 폴리층(102)을 형성한 후 전체 구조 상부에 제 1 층간 절연막(104)을 형성한다.Subsequently, a predetermined word line forming process is performed in each of the memory area and the logic area to form the first poly layer 102 for the word line, and then the first interlayer insulating film 104 is formed over the entire structure.
이어서, 비트라인 형성공정을 실시하여 메모리 지역에 비트라인용 제 2 폴리층(106)을 형성한 후 제 2 폴리층(106)을 포함한 전체 구조 상부에 제 2 층간 절연막(108)을 형성한다.Subsequently, the bit line forming process is performed to form the second poly layer 106 for the bit line in the memory area, and then the second interlayer insulating layer 108 is formed over the entire structure including the second poly layer 106.
이어서, 전체 구조 상부에 PECVD(Plasma Enhancement Chemical Vapor Deposition) 방식을 이용하여 500 내지 2000Å의 두께로 희생 질화막(110)을 형성한다.Subsequently, the sacrificial nitride film 110 is formed to a thickness of 500 to 2000 GPa over the entire structure by using a Plasma Enhancement Chemical Vapor Deposition (PECVD) method.
여기서, 희생 질화막(110)은 LPCVD(Low Pressure Chemical Vapor Deposition) 방식을 이용하여 형성할 수도 있으나, LPCVD 방식을 이용할 경우 고온에 의한 열 손상(Thermal damage)이 발생할 수도 있어, 여기서는 PECVD 방식을 이용하여 형성한다.Here, the sacrificial nitride film 110 may be formed using a low pressure chemical vapor deposition (LPCVD) method, but when the LPCVD method is used, thermal damage may occur due to a high temperature. Form.
또한, 희생 질화막(110)은 후속 평탄화 공정을 고려하여 적절한 두께를 갖도록 형성해야만 하는데, 이는, 희생 질화막(110)이 얇게 형성될 경우 후속 평탄화 공정시 논리 지역을 효과적으로 보호하지 못하는 문제가 발생하며, 너무 두껍게 형성될 경우 후속 제 1 평탄화 공정 시간이 길어지고, 연마 균일도가 나빠지는 문제가 발생한다.In addition, the sacrificial nitride film 110 should be formed to have an appropriate thickness in consideration of the subsequent planarization process, which causes a problem in that the sacrificial nitride film 110 is not effectively protected during the subsequent planarization process. If formed too thick, the subsequent first planarization process time is long, and the polishing uniformity is deteriorated.
도 2b를 참조하면, 전체 구조 상부에 제 1 평탄화 공정을 실시하여 제 2 층간 절연막(108)을 평탄화한다. 이 때, 제 1 평탄화 공정은 제 2 층간 절연막(108) 증착시 필연적으로 발생하는 메모리 지역과 논리 지역의 단차를 줄이기 위해 산화막과 질화막의 연마율이 2:1 내지 4:1인 일반 산화막용 슬러리를 이용하여 실시한다. 이로써, 논리 지역에 비해 단차가 높은 메모리 지역이 먼저 연마되어 메모리 지역의 희생 질화막(110)이 모두 제거되는 동시에 제 2 층간 절연막(108)이 소정두께로 연마된다. 이에 반해, 논리 지역의 희생 질화막(110)은 그대로 잔재하게 된다.Referring to FIG. 2B, the second interlayer insulating layer 108 is planarized by performing a first planarization process on the entire structure. At this time, the first planarization process is a slurry for a general oxide film having a polishing rate of 2: 1 to 4: 1 in oxide and nitride films in order to reduce a step difference between a memory area and a logic area inevitably generated when the second interlayer insulating film 108 is deposited. It is carried out using. As a result, the memory region having a higher level than the logic region is first polished to remove all of the sacrificial nitride film 110 of the memory region and simultaneously polish the second interlayer insulating layer 108 to a predetermined thickness. In contrast, the sacrificial nitride film 110 of the logic region remains as it is.
도 2c를 참조하면, 전체 구조 상부에 제 2 평탄화 공정을 실시하여 전체 구조 상부를 평탄화한다. 이 때, 제 2 평탄화 공정은 산화막과 질화막의 연마율이 50:1 내지 100:1인 연마 선택비가 우수한 슬러리를 이용하여 실시하되, 메모리 지역이 논리 지역보다 소정 두께, 즉 논리 지역에 잔재하는 희생 질화막(110)의 두께 만큼 낮아질 때까지 실시한다. 여기서, 메모리 지역을 논리 지역보다 과도 연마하여 그 높이를 낮추는 이유는 후속 세정공정에 의해 논리 지역의 희생 질화막(110)이 제거됨에 따라 논리 지역의 희생 질화막(110)이 제거되는 만큼 단차가 발생하는 것을 보상하기 위함이다.Referring to FIG. 2C, a second planarization process is performed on the entire structure to planarize the entire structure. In this case, the second planarization process is performed using a slurry having excellent polishing selectivity in which the polishing rate of the oxide film and the nitride film is 50: 1 to 100: 1, but at the expense of remaining the memory area in a predetermined thickness, that is, in the logical area. Until the thickness of the nitride film 110 is lowered. Here, the reason that the memory area is excessively polished than the logic area to lower the height is that as the sacrificial nitride film 110 of the logic area is removed by a subsequent cleaning process, a step is generated as the sacrificial nitride film 110 of the logic area is removed. To compensate.
도 2d를 참조하면, 140°고온에서 H3PO4(인산) 딥 아웃(Dip out)을 이용한 습식 세정공정을 실시하여 논리 지역의 제 2 층간 절연막(108) 상에 잔재하는 희생 질화막(110)을 제거한다.Referring to FIG. 2D, the sacrificial nitride film 110 remaining on the second interlayer insulating film 108 in the logic region by performing a wet cleaning process using a H 3 PO 4 (phosphate) dip out at 140 ° high temperature. Remove it.
도 2e 및 도 2f를 참조하면, 전체 구조 상부에 제 3 평탄화 공정을 실시하여 전체 구조 상부를 평탄화한다. 이때, 제 3 평탄화 공정은 메모리 지역과 논리 지역에 발생하는 국부적인 단차를 제거하기 위해 선택비가 없는 산화막용 슬러리를 이용하여 실시한다. 이어서, 캐패시터 형성공정을 실시하여 메모리 지역에 캐패시터용 제 3 폴리층(112)을 형성한다.2E and 2F, a third planarization process is performed on the entire structure to planarize the entire structure. At this time, the third planarization process is performed by using an oxide film slurry having no selectivity to remove local steps occurring in the memory area and the logical area. Subsequently, a capacitor forming process is performed to form the third poly layer 112 for the capacitor in the memory region.
상기에서 설명한 바와 같이 본 발명은 MML 소자와 같이 소자 내의 높이 단차를 가지며, 금속층 패턴 밀도(Pattern density)가 서로 다른 메모리 지역을 갖는 모든 소자에서 적용할 수 있는데, 특히 본 발명은 소정 금속층이 특정 지역에 밀집되어 패턴 밀도가 서로 다른 논리 소자에 적용할 경우 비아홀 등의 식각공정에서 식각 깊이의 차에 따라 발생하는 오픈 패일(Open fail) 또는 쇼트 페일(Short fail) 등의 문제를 해결할 수 있다.As described above, the present invention can be applied to all devices having a height difference in the device, such as an MML device, and memory areas having different metal layer pattern densities. When applied to logic devices having different pattern densities, they can solve problems such as open fail or short fail caused by the difference in etching depth in an etching process such as a via hole.
상술한 바와 같이 본 발명은 메모리 지역과 논리 지역으로 정의되며, 상기 메모리 지역과 논리 지역 간에 소정의 단차를 갖는 반도체 기판 상에 희생 질화막을 형성한 후 연마 선택비가 다른 슬러리를 이용한 평탄화 공정을 순차적으로 실시하여 평탄화함으로써 메탈 콘택 형성을 위한 포토리소그라피 공정 및 콘택 식각공정의 공정 마진을 확보할 수 있을 뿐만 아니라, 균일한 표면 평탄화를 구현할 수 있다.As described above, the present invention is defined as a memory region and a logic region, and after the sacrificial nitride film is formed on a semiconductor substrate having a predetermined step between the memory region and the logic region, a planarization process using a slurry having a different polishing selectivity is sequentially performed. By performing the planarization, not only the process margin of the photolithography process and the contact etching process for forming the metal contact can be secured, but the uniform surface planarization can be realized.
또한, 본 발명은 금속층의 패턴 밀도가 다른 지역에 적용할 경우 균일한 평탄화를 구현할 수 있다.In addition, the present invention can implement uniform planarization when applied to the region where the pattern density of the metal layer is different.
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2001-0087975A KR100439047B1 (en) | 2001-12-29 | 2001-12-29 | Method of planarization for semiconductor device |
Country Status (1)
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|---|---|
| KR (1) | KR100439047B1 (en) |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR970030624A (en) * | 1995-11-07 | 1997-06-26 | 로버트 이. 루드닉 | Global Planarization Method in Manufacturing Integrated Circuit Devices |
| KR970052879A (en) * | 1995-12-30 | 1997-07-29 | 김주용 | Manufacturing method of semiconductor device |
| KR20000020195A (en) * | 1998-09-18 | 2000-04-15 | 윤종용 | Method for compensating step of semiconductor device using metal layer |
| JP2000164832A (en) * | 1998-11-25 | 2000-06-16 | Nec Corp | Interlayer film forming method |
| US6271123B1 (en) * | 1998-05-29 | 2001-08-07 | Taiwan Semiconductor Manufacturing Company | Chemical-mechanical polish method using an undoped silicon glass stop layer for polishing BPSG |
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-
2001
- 2001-12-29 KR KR10-2001-0087975A patent/KR100439047B1/en not_active IP Right Cessation
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR970030624A (en) * | 1995-11-07 | 1997-06-26 | 로버트 이. 루드닉 | Global Planarization Method in Manufacturing Integrated Circuit Devices |
| KR970052879A (en) * | 1995-12-30 | 1997-07-29 | 김주용 | Manufacturing method of semiconductor device |
| US6271123B1 (en) * | 1998-05-29 | 2001-08-07 | Taiwan Semiconductor Manufacturing Company | Chemical-mechanical polish method using an undoped silicon glass stop layer for polishing BPSG |
| KR20000020195A (en) * | 1998-09-18 | 2000-04-15 | 윤종용 | Method for compensating step of semiconductor device using metal layer |
| JP2000164832A (en) * | 1998-11-25 | 2000-06-16 | Nec Corp | Interlayer film forming method |
| KR20020095343A (en) * | 2001-06-14 | 2002-12-26 | 삼성전자 주식회사 | Method for planarization of semiconductor device |
Also Published As
| Publication number | Publication date |
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| KR20030057873A (en) | 2003-07-07 |
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