KR100437832B1 - method for forming metal line of semiconductor device - Google Patents
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- 239000002184 metal Substances 0.000 title claims abstract description 64
- 229910052751 metal Inorganic materials 0.000 title claims abstract description 64
- 238000000034 method Methods 0.000 title claims abstract description 36
- 239000004065 semiconductor Substances 0.000 title claims abstract description 28
- 238000005530 etching Methods 0.000 claims abstract description 100
- 239000007789 gas Substances 0.000 claims abstract description 23
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 14
- 239000011229 interlayer Substances 0.000 claims abstract description 9
- 239000000758 substrate Substances 0.000 claims abstract description 8
- 239000010410 layer Substances 0.000 claims abstract description 7
- 239000001307 helium Substances 0.000 claims abstract description 6
- 229910052734 helium Inorganic materials 0.000 claims abstract description 6
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 claims abstract description 6
- 239000006227 byproduct Substances 0.000 claims abstract description 5
- 238000000059 patterning Methods 0.000 claims abstract description 5
- 239000011261 inert gas Substances 0.000 claims abstract description 4
- 238000000151 deposition Methods 0.000 claims abstract description 3
- 238000001020 plasma etching Methods 0.000 claims description 13
- 238000002347 injection Methods 0.000 abstract description 8
- 239000007924 injection Substances 0.000 abstract description 8
- 238000001465 metallisation Methods 0.000 abstract description 2
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 abstract description 2
- 239000011248 coating agent Substances 0.000 abstract 1
- 238000000576 coating method Methods 0.000 abstract 1
- 230000000694 effects Effects 0.000 description 14
- 150000002500 ions Chemical class 0.000 description 12
- 238000002955 isolation Methods 0.000 description 11
- 238000006243 chemical reaction Methods 0.000 description 8
- 230000007423 decrease Effects 0.000 description 3
- 150000002739 metals Chemical class 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000006641 stabilisation Effects 0.000 description 2
- 238000011105 stabilization Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
- H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
- H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Plasma & Fusion (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
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Abstract
본 발명은 메인 식각이 끝나는 시점에서 전극 온도(electrode temperature)를 증가시켜 패턴 조밀도에 따른 식각 속도 불균형을 감소시키어 이온의 인젝션 전류를 최소화하도록 한 반도체 소자의 금속배선 형성방법에 관한 것으로서,주 식각 대상층을 식각하는 메인 식각 단계와 오버 에치하는 단계를 포함하는 반도체 소자의 금속배선 형성방법에 있어서,패턴 밀도가 다른 제 1 영역과 제 2 영역으로 정의된 반도체 기판상에 층간 절연막을 형성하는 단계;상기 층간 절연막상에 금속막을 증착하는 단계;상기 금속막상에 포토레지스트를 도포한 후 패터닝하는 단계;상기 패터닝된 포토레지스트를 마스크로 이용하여 금속막을 표면으로부터 소정 두께만큼 메인 식각하는 단계;상기 메인 식각 종료 후에 불활성 기체인 헬륨을 이용한 플라즈마 방전으로 반도체 기판에 가해지는 온도를 안정화된 상태를 유지하면서 상승시키는 단계;상기 메인 식각으로 형성된 식각 패턴의 사이드월 어택을 감소시키기 위한 완충 가스를 첨가하여 상기 금속막을 식각하는 단계;상기 메인 식각 단계에서의 잔류물과 식각 부산물을 식각하는 오버 에치를 하여 금속배선을 형성하는 단계를 포함한다.The present invention relates to a method for forming a metal wiring of a semiconductor device to minimize the injection current of the ion by increasing the electrode temperature (electrode temperature) at the end of the main etching to reduce the etching rate imbalance according to the pattern density, the main etching In the method for forming a metal wiring of a semiconductor device comprising the main etching step of etching the target layer and the step of over-etching, forming an interlayer insulating film on the semiconductor substrate defined by the first region and the second region having a different pattern density Depositing a metal film on the interlayer insulating film; coating and patterning a photoresist on the metal film; main etching the metal film by a predetermined thickness using a patterned photoresist as a mask; After etching, semiconductor is discharged by plasma discharge using inert gas helium Increasing the temperature applied to the plate while maintaining a stabilized state; etching the metal film by adding a buffer gas to reduce sidewall attack of the etching pattern formed by the main etching; remaining in the main etching step Forming a metallization by over-etching the water and the etching by-products.
Description
본 발명은 반도체 소자의 금속배선 형성방법에 관한 것으로, 특히 플라즈마(plasma) 식각에서 발생하는 전하에 의한 손상(damage)을 최소화하는데 적당한 반도체 소자의 금속배선 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming metal wirings in semiconductor devices, and more particularly, to a method for forming metal wirings in semiconductor devices suitable for minimizing damage caused by electric charges generated in plasma etching.
일반적으로 반도체 소자의 제조 공정에 이용되는 식각 기술은 요구되어지는 식각 방법에 따라 습식(Wet) 및 건식(Dry)으로 나누어진다. 습식 식각은 화학 용액(Chemicals)을 사용하며 등방성(Isotropic) 식각을 목적으로 이용하고, 건식 식각은주로 비등방성(Anisotropic) 식각을 목적으로 이용한다.In general, the etching technique used in the manufacturing process of the semiconductor device is divided into wet (Wet) and dry (Dry) according to the etching method required. Wet etching uses chemical solutions and isotropic (isotropic) etching, and dry etching is mainly used for anisotropic etching.
그 중 건식 식각은 통상 플라즈마(Plasma)라는 상태에서의 반응을 이용하기 때문에 플라즈마 식각이라고 불리는데, 그러면 플라즈마 식각에 이용되는 일반적인 플라즈마 식각 장비를 도 1을 통해 설명하면 다음과 같다.Among them, dry etching is called plasma etching because it uses a reaction in a state of plasma (Plasma). Then, a general plasma etching apparatus used for plasma etching will be described with reference to FIG. 1.
일반적인 플라즈마 식각 장비는 도 1에 도시된 바와 같이, 플라즈마를 발생시키기 위한 반응 챔버(3)와, 상기 반응 챔버(3)의 하부에 형성되며, 상기 발생된 플라즈마에 의해 식각이 이루어지는 식각 챔버(6)로 이루어지고, 상기 반응 챔버(3)와 상기 식각 챔버(6)는 서로 통하도록 연결된다.As shown in FIG. 1, a general plasma etching apparatus includes a reaction chamber 3 for generating plasma, and an etching chamber 6 formed under the reaction chamber 3 and etched by the generated plasma. The reaction chamber 3 and the etching chamber 6 are connected to each other.
상기 반응 챔버(3)의 일측벽에는 식각 가스가 공급되는 가스 공급관(5)이 접속되며, 상부에는 고주파가 공급되는 도파관(1)이 접속되고, 외측 상부에는 자계 코일(Magnetic coil)(4)이 설치된다.A gas supply pipe 5 through which an etching gas is supplied is connected to one side wall of the reaction chamber 3, a waveguide 1 through which a high frequency is supplied is connected, and a magnetic coil 4 at an outer upper part thereof. This is installed.
그리고 상기 반응 챔버(3)와 상기 도파관(1)의 접속부에는 상기 식각 가스가 상기 도파관(1)으로 흐르는 것을 방지하기 위한 유리창(2)이 형성되며, 상기 자계 코일(4)에는 교류 전원(AC Power)(도시되지 않음)이 공급된다.In addition, a glass window 2 is formed at a connection portion between the reaction chamber 3 and the waveguide 1 to prevent the etching gas from flowing into the waveguide 1, and the magnetic field coil 4 has an AC power source (AC). Power (not shown) is supplied.
또한, 상기 식각 챔버(6)내의 하부에는 웨이퍼(8)를 지지하기 위한 웨이퍼 지지대(7)가 설치되고, 일측벽에는 진공 배기펌프와 연결된 배기관(10)이 접속되는데, 그러면 종래의 플라즈마 식각 장비를 이용한 식각 방법을 설명하면 다음과 같다.In addition, a wafer support 7 for supporting the wafer 8 is installed in the lower portion of the etching chamber 6, and an exhaust pipe 10 connected to a vacuum exhaust pump is connected to one side wall of the etching chamber 6. The etching method using is as follows.
먼저, 상부에 식각 마스크가 형성된 웨이퍼(8)를 상기 웨이퍼 지지대(7)에 장착한 후 상기 가스 공급관(5) 및 도파관(1)을 통해 상기 반응 챔버(3)에 식각 가스 및 고주파가 각각 공급되도록 한다.First, the wafer 8 having the etching mask formed thereon is mounted on the wafer support 7, and then the etching gas and the high frequency are supplied to the reaction chamber 3 through the gas supply pipe 5 and the waveguide 1, respectively. Be sure to
그리고 상기 자계코일(4)에 교류 전원을 인가하여 상기 반응 챔버(3)의 상부에 자기장(Magnetic field)이 형성되도록 한다.An AC power is applied to the magnetic field coil 4 so that a magnetic field is formed on the reaction chamber 3.
그러면 상기 식각 가스는 분자들의 충돌운동에 의해 이온화된 플라즈마 상태가 되고, 상기 플라즈마내에 존재하는 화학 결합력이 큰 2개 이상의 식각 이온들이 상기 진공 배기 펌프의 동작에 의해 상기 웨이퍼(8) 방향으로 이동하여 상기 웨이퍼(8)의 노출된 부분을 식각한다.Then, the etching gas is in an ionized plasma state by the collision motion of molecules, and two or more etching ions having a large chemical bonding force in the plasma move toward the wafer 8 by the operation of the vacuum exhaust pump. The exposed portion of the wafer 8 is etched.
여기서 상기 식각 이온들은 물의 흐름(Stream)과 같은 형태로 이동한다. 그러므로 상기 식각 챔버(6)내의 압력이 낮을 수록진공도가 높아져 상기 식각 이온의 평균 자유 행로(Mean Free Path)가 증가된다.Here, the etch ions move in the form of a stream of water. Therefore, the lower the pressure in the etching chamber 6, the higher the degree of vacuum, thereby increasing the mean free path of the etching ions.
그런데 상기 플라즈마 식각 장비를 이용하는 경우 식각 공정이 실시되는 동안 계속해서 식각 가스가 공급되기 때문에 상기 식각 챔버(6)의 압력을 낮게 유지시키기 어렵다.However, when using the plasma etching equipment, since the etching gas is continuously supplied during the etching process, it is difficult to keep the pressure in the etching chamber 6 low.
따라서 상기 식각 이온들의 이동 방향이 일정치 않게 되어 불균형한 식각이 진행된다.Therefore, the direction of movement of the etching ions is not constant, the imbalanced etching proceeds.
한편, 디자인 룰(design rule)의 축소와 저전압 구동 칩(chip) 개발의 요구에 따라 게이트 산화막의 두께가 감소하는 추세이다.On the other hand, the thickness of the gate oxide film is reduced in accordance with the reduction of design rules and the demand for low voltage driving chip development.
따라서 반도체 제조 공정시 사용되는 플라즈마 식각에서 발생하는 전하에 의해 얇게 형성된 게이트 산화막의 열화(degradation) 문제와 관련되어 최근에 이슈(issue)화되고 있다.Therefore, the issue has recently been related to the degradation of the gate oxide film thinly formed by the charge generated in the plasma etching used in the semiconductor manufacturing process.
플라즈마 식각시 유발되는 전하의 콜렉터(collector) 역할은 금속 혹은 폴리 라인(poly line)이 하기 때문에 이들이 플라즈마에 노출되는 공정에서는 전하에 의한 게이트 산화막의 손상 문제를 심각히 고려해야 한다.Since collectors of charges generated during plasma etching are formed by metals or poly lines, the damage of gate oxides due to charges should be seriously considered in processes in which they are exposed to plasma.
즉, 폴리/금속라인의 디파인(define) 공정에서 유발하는 플라즈마 인듀스 손상(plasma induced damage)은 일렉트론 쉐딩 효과(electron shading effect)에 기인한 이온 인젝션 전류 모델(ion injection current model)로서 설명되고 있다.In other words, plasma induced damage caused by the poly / metal line's fine process has been described as an ion injection current model due to the electron shading effect. .
이와 같은 현상은 라인의 에스펙트 비(aspect ratio)가 증가함에 따라 덴스 패턴(dense pattern)과 격리 패턴간에 이온 전류(ionic current)의 차가 발생하기 때문이다.This phenomenon is caused by the difference in ionic current between the dense pattern and the isolation pattern as the aspect ratio of the line increases.
도 2는 종래의 식각 시간과 인젝션 전류와의 관계를 나타낸 그래프이다.2 is a graph showing a relationship between a conventional etching time and the injection current.
종래의 플라즈마를 이용한 금속 식각 공정시 게이트 산화막에 인젝션되는 전류의 양은 도 2에서와 같이, 메인 식각 스텝(main etch step)에서 오버 식각 스텝(over etch step)으로 넘어가는 시기(약 56sec)에 가장 크게 증가한다.In the metal etching process using a conventional plasma, the amount of current injected into the gate oxide film is the most at the time when the process proceeds from the main etch step to the over etch step (about 56 sec) as shown in FIG. 2. Greatly increases.
즉, 인젝션 전류는 메인 식각과 오버 에치의 경계에서 최대가 된다(앤드 포인트 시간은 약 56sec).That is, the injection current is maximum at the boundary between the main etch and the over etch (end point time is about 56 sec).
이는 메인 식각이 끝나는 시점에서, 격리 패턴(저밀도 영역)은 금속이 모두제거된 반면, 덴스 패턴(고밀도 영역)은 금속이 남아있기 때문이다.This is because at the end of the main etching, the isolation pattern (low density region) is free of metals, while the dense pattern (high density region) has metals remaining.
상기와 같이 남아 있는 금속은 전하 콜렉터 역할을 하며 덴스 패턴과 격리 패턴간에 이온 전류의 차를 유발하기 때문에 게이트 산화막에 인젝션되는 이온을 터널링(tunneling)하는 드라이빙 포워스(driving force)로서 작용한다.Since the remaining metal functions as a charge collector and induces a difference in ion current between the dense pattern and the isolation pattern, the remaining metal acts as a driving force for tunneling ions injected into the gate oxide film.
따라서 이를 최소화하기 위해서는 식각이 진행되는 동안 덴스 영역과 격리 영역간에 금속이 깨끗하게 제거되어야 하나 디자인 룰 축소에 따른 에스펙트 비 증가하여 패턴 조밀도에 따른 식각 속도 불균형(즉, 마이크로-로딩 효과(micro-loading effect))은 더욱 증가한다.Therefore, in order to minimize this, the metal must be cleanly removed between the dense region and the isolation region during the etching process, but the etch rate imbalance due to the pattern density (ie, micro-loading effect (micro- loading effect) is further increased.
그러나 상기와 같은 종래의 반도체 소자의 금속배선 형성방법에 있어서 다음과 같은 문제점이 있었다.However, the above-described conventional method for forming metal wirings of semiconductor devices has the following problems.
즉, 디자인 룰 축소에 따른 에스펙트 비 증가하여 패턴 조밀도에 따른 식각 속도 불균형(즉, 마이크로-로딩 효과)을 더욱 증가한다.In other words, the aspect ratio increases due to the reduction of the design rule, thereby further increasing the etching speed imbalance (ie, the micro-loading effect) according to the pattern density.
이 마이크로-로딩 효과는 패턴의 밀도 낮은 영역에서의 식각율이 패턴의 밀도가 높은 영역에 비해 크게 나타난다. 즉, 금속배선 패터닝시 금속배선간의 간격이 넓은 영역에 비해 금속배선 간의 간격이 좁은 지역의 금속층 식각이 늦게 이루어지는 것을 의미한다.This micro-loading effect shows that the etch rate in the low density region of the pattern is larger than the high density region of the pattern. In other words, when the metal wiring patterning is performed, the etching of the metal layer in the region where the spacing between the metal wirings is narrow is slow compared to the region where the spacing between the metal wirings is wide.
이렇게 식각율 마이크로-로딩 효과가 심해지면 고밀도 사이에 남아 있는 금속성 잔류물을 제거하기 위해 금속층 식각 공정시 과도 식각을 진행해야만 한다.If the etch rate micro-loading effect is intensified, it is necessary to perform excessive etching during the metal layer etching process to remove metallic residues remaining between high densities.
따라서 과도 식각 시간이 늘어나게 되면 감광막 손실, 패턴 왜곡, 패터닝된금속배선의 측벽 훼손 등의 여러 가지 문제점이 발생하게 된다.Therefore, when the excessive etching time is increased, various problems such as photoresist loss, pattern distortion, and damage to the sidewall of the patterned metal wiring may occur.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로 메인 식각이 끝나는 시점에서 전극 온도(electrode temperature)를 증가시켜 패턴 조밀도에 따른 식각 속도 불균형을 감소시키어 이온의 인젝션 전류를 최소화하도록 한 반도체 소자의 금속배선 형성방법을 제공하는데 그 목적이 있다.The present invention has been made to solve the conventional problems as described above to increase the electrode temperature at the end of the main etching to reduce the etching rate imbalance according to the pattern density to minimize the injection current of the ion It is an object of the present invention to provide a method for forming metal wirings in a semiconductor device.
도 1은 일반적인 플라즈마 식각 장비를 나타낸 구성도1 is a block diagram showing a general plasma etching equipment
도 2는 종래의 식각 시간과 인젝션 전류와의 관계를 나타낸 그래프2 is a graph showing a relationship between a conventional etching time and the injection current
도 3은 본 발명에 의한 금속 식각 공정 동안의 앤드 포인트 신호를 나타낸 그래프3 is a graph showing an end point signal during a metal etching process according to the present invention.
도 4는 본 발명에서 플라즈마 방전을 위한 파라메타를 고정시킨 후 전극 온도를 변화시켰을 때 마이크로-로딩 효과 변화를 체크한 결과를 나타낸 그래프Figure 4 is a graph showing the results of checking the micro-loading effect change when the electrode temperature is changed after fixing the parameters for plasma discharge in the present invention
도 5a 내지 도 5c는 본 발명에 의한 반도체 소자의 금속배선 형성방법을 나타낸 공정단면도5A through 5C are cross-sectional views illustrating a method of forming metal wirings in a semiconductor device according to the present invention.
21 : 반도체 기판 22 : 층간 절연막21 semiconductor substrate 22 interlayer insulating film
23 : 금속막 24 : 포토레지스트23 metal film 24 photoresist
상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 금속배선 형성방법은 플라즈마 식각 장비를 이용하여 주 식각 대상층을 식각하는 메인 식각 단계와 메인 식각 단계에서의 잔류물과 식각 부산물을 식각하는 오버 에치하는 단계를 포함하는 반도체 소자의 금속배선 형성방법에 있어서,패턴 밀도가 다른 제 1 영역과 제 2 영역으로 정의된 반도체 기판상에 층간 절연막을 형성하는 단계;상기 층간 절연막상에 금속막을 증착하는 단계;상기 금속막상에 포토레지스트를 도포한 후 패터닝하는 단계;상기 패터닝된 포토레지스트를 마스크로 이용하여 금속막을 표면으로부터 소정 두께만큼 메인 식각하는 단계;상기 메인 식각 종료 후에 불활성 기체인 헬륨을 이용한 플라즈마 방전으로 반도체 기판에 가해지는 온도를 안정화된 상태를 유지하면서 상승시키는 단계;상기 메인 식각으로 형성된 식각 패턴의 사이드월 어택을 감소시키기 위한 완충 가스를 첨가하여 상기 금속막을 식각하는 단계;상기 메인 식각 단계에서의 잔류물과 식각 부산물을 식각하는 오버 에치를 하여 금속배선을 형성하는 단계를 포함하는 것을 특징으로 한다.The metallization method of the semiconductor device according to the present invention for achieving the above object is an over-etching of the residues and etching by-products in the main etching step and the main etching step of etching the main etching target layer using the plasma etching equipment. A method of forming metal wirings in a semiconductor device, the method comprising: etching an interlayer insulating film on a semiconductor substrate defined by first and second regions having different pattern densities; depositing a metal film on the interlayer insulating film And patterning the photoresist on the metal film, followed by patterning; main etching the metal film from the surface by a predetermined thickness using the patterned photoresist as a mask; using helium as an inert gas after the main etching is finished. Plasma discharge keeps the temperature applied to the semiconductor substrate stabilized Etching the metal film by adding a buffer gas for reducing sidewall attack of the etch pattern formed by the main etching; by over-etching the residue and the etch byproduct in the main etching step Forming a metal wiring is characterized in that it comprises a.
이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자의 금속배선 형성방법을 상세히 설명하면 다음과 같다.Hereinafter, a metal wiring forming method of a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings.
도 3은 본 발명에 의한 금속 식각 공정 동안의 앤드 포인트 신호를 나타낸 그래프이다.3 is a graph showing an end point signal during a metal etching process according to the present invention.
도 3에서와 같이, 앤드 포인트(end point) 시간은 88sec이며, 통상적으로 68 ~ 88sec 시간 구간(A)의 초반부에서는 격리 영역과 덴스 영역에 금속이 모두 남아있는데 반하여 후반부에서는 덴스 영역만 금속이 남는다.As shown in FIG. 3, the end point time is 88 sec, and in the early part of the 68-88 sec time interval A, all metal remains in the isolation area and the dense area, whereas only the dense area remains in the second part. .
또한, 인젝션 전류도 이 시간 구간(A)의 후반부에서 최대가 된다.In addition, the injection current is also maximum in the second half of this time interval A.
따라서 본 발명은 격리 패턴과 덴스 패턴간의 금속이 불균형적으로 제거되는 시간 구간(A)에서 균일하게 금속을 제거한다.Therefore, the present invention evenly removes metal in the time interval A when the metal between the isolation pattern and the dense pattern is disproportionately removed.
이를 위해서 덴스 패턴과 격리 패턴간의 식각 속도차(즉 마이크로-로딩 효과)가 적은 식각 조건을 적용한다.To this end, an etching condition with a small etching rate difference (ie, micro-loading effect) between the dense pattern and the isolation pattern is applied.
즉, 도 4는 본 발명에서 플라즈마 방전을 위한 파라메타(parameter)를 고정시킨 후 전극 온도를 변화시켰을 때 마이크로-로딩 효과 변화를 체크한 결과를 나타낸 그래프이다.That is, FIG. 4 is a graph showing the results of checking the micro-loading effect change when the electrode temperature is changed after fixing a parameter for plasma discharge in the present invention.
도 4에서와 같이, 전극 온도가 증가함에 따라 마이크로-로딩 효과가 감소함을 알 수 있다(현재 설정된 온도는 45℃이며 이보다 증가할 때 감소됨을 확인).As shown in FIG. 4, it can be seen that as the electrode temperature increases, the micro-loading effect decreases (the current set temperature is 45 ° C. and it decreases when it is increased).
따라서 덴스 패턴과 격리 패턴이 불균형적으로 제거되는 시간 구간에서 전극 온도를 현재의 45℃에서 60℃로 증가시켜 적용하면 덴스 패턴과 격리 패턴간에 금속의 불균일적 제거에 의한 이온의 인젝션 전류를 감소시킬 수 있다.Therefore, if the electrode temperature is increased from 45 ° C to 60 ° C in the time interval when the dense pattern and the isolation pattern are disproportionately removed, the injection current of ions due to the uneven removal of the metal between the dense pattern and the isolation pattern may be reduced. Can be.
여기서 미설명한 I는 격리 패턴 영역이고 D는 덴스 패턴 영역이다.Herein, I is an isolation pattern region and D is a dense pattern region.
도 4와 같이, 노말 식각비(normal etch rate)(덴스 패턴 식각비와 격리 패턴 식각 비)가 1에 가깝게 변화된다.As shown in FIG. 4, the normal etch rate (dense pattern etch ratio and isolation pattern etch ratio) is changed to be close to one.
한편, 본 발명에서 식각이 진행되는 동안 온도를 변화시키기 위해서는 온도차를 안정화시키는 단계가 필요하다.Meanwhile, in the present invention, in order to change the temperature during the etching process, it is necessary to stabilize the temperature difference.
이를 위하여 본 발명에서는 기존의 온도(45℃)에서 60℃로 승온시키는 안정화 단계를 적용하면서 덴스 패턴의 포토레지스트에 캡쳐(capture)된 전자를 중화시킬 수 있도록 하기 위하여 헬륨(He) 플라즈마를 방전시킨다.To this end, the present invention discharges helium (He) plasma to neutralize the electrons captured in the photoresist of the dens pattern while applying a stabilization step of raising the temperature to 60 ° C from the existing temperature (45 ° C). .
여기서 He 기체는 불활성 기체이고 메스(mass)가 작아 프로세스에 미치는 영향이 없을 뿐만 아니라 플라즈마 방전시 이온 밀도가 높기 때문에 이온의 샤워(showering) 효과를 얻기에 적합하다.Here, the He gas is an inert gas and has a small mass, which has no effect on the process, and is suitable for obtaining a showering effect of ions because of high ion density during plasma discharge.
따라서 온도 안정화 시에 방전되는 He 이온에 의하여 포토레지스트에 캡쳐된 전자를 중화시킬 수 있다.Therefore, the electrons captured in the photoresist can be neutralized by the He ions discharged at the temperature stabilization.
도 5a 내지 도 5c는 본 발명에 의한 반도체 소자의 금속배선 형성방법을 나타낸 공정단면도이다.5A through 5C are cross-sectional views illustrating a method of forming metal wirings in a semiconductor device according to the present invention.
도 5a에 도시된 바와 같이, 트랜지스터(도시되지 않음)가 형성된 반도체 기판(21)의 전면에 층간 절연막(22)을 형성하고, 상기 층간 절연막(22)상에 폴리 실리콘막 등의 금속막(23)을 증착한다.As shown in FIG. 5A, an interlayer insulating film 22 is formed on the entire surface of the semiconductor substrate 21 on which a transistor (not shown) is formed, and a metal film 23 such as a polysilicon film is formed on the interlayer insulating film 22. E).
여기서 상기 금속막(23)은 약 4000Å 두께로 증착한다.The metal film 23 is deposited to a thickness of about 4000 kPa.
이어, 상기 금속막(23)상에 포토레지스트(24)를 도포한 후, 노광 및 현상 공정으로 포토레지스트(24)를 패터닝하여 금속 배선 영역을 정의한다.Subsequently, the photoresist 24 is coated on the metal film 23, and then the photoresist 24 is patterned by an exposure and development process to define a metal wiring region.
한편, 제 1 영역은 고밀도 영역(즉 금속배선간의 간격이 좁은 영역)이고 제 2 영역은 저밀도 영역(즉 금속배선간의 간격이 넓은 영역)이다.On the other hand, the first region is a high density region (that is, a region where the spacing between metal wirings is narrow) and the second region is a low density region (that is, a region where the spacing between the metal wiring is wide).
도 5b에 도시된 바와 같이, 상기 패터닝된 포토레지스트(24)를 마스크로 이용하여 상기 금속막(23)을 표면으로부터 소정 두께만큼 선택적으로 제거한다(메인 식각).As shown in FIG. 5B, the metal film 23 is selectively removed from the surface by a predetermined thickness using the patterned photoresist 24 as a mask (main etching).
여기서 상기 식각 공정시 마이크로-로딩 효과에 의하여 제 1 영역은 약 3000Å 두께의 금속막(23)이 식각되는 동안에 제 2 영역은 약 3500Å 두께의 금속막(23)이 식각된다.Here, during the etching process, the metal film 23 having the thickness of about 3500 kW is etched while the metal film 23 having the thickness of about 3000 kW is etched from the first region by the micro-loading effect.
한편, 메인 식각 조건은 7 ~ 8mT의 압력 / 1200 ~ 1400Ws의 소오스 파워 / 130 ~ 150Wb의 바이어스 파워 / 80 ~ 100Cl2및 20 ~ 60BCl3의 식각 가스 / 45℃의 전극(플라즈마 방전을 위한) 온도(즉, 플라즈마 식각 장비의 내부 온도)로 실시한다.On the other hand, the main etching conditions are 7 ~ 8mT pressure / 1200 ~ 1400Ws source power / 130 ~ 150Wb bias power / 80 ~ 100Cl 2 and 20 ~ 60BCl 3 etching gas / 45 ° C electrode (for plasma discharge) temperature (Ie, the internal temperature of the plasma etching equipment).
도 5c에 도시된 바와 같이, 상기 메인 식각 후 반도체 기판(21)의 온도를 상승시키기 위하여 전극 온도를 45℃에서 60℃로 변경한다.As shown in FIG. 5C, the electrode temperature is changed from 45 ° C. to 60 ° C. to increase the temperature of the semiconductor substrate 21 after the main etching.
여기서 상기 온도를 45℃에서 60℃로 승온시키는 동안 헬륨(He) 플라즈마를 방전시키고, 바이어스 파워(bias power)를 인가한다.이때 공정 조건은 식각 가스 대신에 헬륨 가스가 챔버 내부로 공급되는 것 이외에 다른 조건은 메인 식각과 동일하다.Here, the helium (He) plasma is discharged while applying the bias power while the temperature is raised from 45 ° C to 60 ° C. The process conditions include that helium gas is supplied into the chamber instead of the etching gas. The other conditions are the same as the main etching.
이어, 제 1 영역과 제 2 영역에 증착된 금속막(23)의 식각 속도차를 감소시키면서 식각을 진행한다.Subsequently, etching is performed while decreasing the etching rate difference between the metal film 23 deposited in the first region and the second region.
여기서 상기 식각 조건은 7 ~ 13mT의 압력 / 1200 ~ 1400Ws의 소오스 파워 / 130 ~ 150Wb의 바이어스 파워 / 80 ~100Cl3및 40 ~ 60BCl3의 식각 가스/ 10 ~ 20N2의 완충 가스 / 60℃의 전극 온도 / 15 ~ 20sec의 시간으로 실시한다.Wherein the etching conditions are 7 ~ 13mT pressure / 1200 ~ 1400Ws source power / 130 ~ 150Wb bias power / 80 ~ 100Cl 3 and 40 ~ 60BCl 3 etching gas / 10 ~ 20N 2 buffer gas / 60 ℃ electrode Temperature / 15-20 sec.
한편, 상기 질소(N2) 가스는 전극 온도 증가시 식각 속도 불균형은 줄어드나 제 1 영역에서 사이드 웰 어택(side wall attack)이 증가하는 것을 방지하기 위해첨가한다.On the other hand, the nitrogen (N 2 ) gas is added to prevent the increase in side wall attack in the first region, but the etching rate imbalance decreases as the electrode temperature increases.
그리고 상기 금속막(23)에 오버 식각(over etch)을 실시하여 금속배선(23a)을 형성한다.In addition, the metal layer 23 is over-etched to form the metal wiring 23a.
여기서 상기 오버 식각의 조건은 5 ~ 6mT의 압력 / 1200 ~ 1400Ws의 소오스 파워 / 130 ~ 150Wb의 바이어스 파워 / 50 ~60Cl2및 40 ~ 50BCl3의 식각 가스/ 60℃의 전극 온도 / 30sec의 시간으로 실시한다.Here, the conditions of the over-etching is a pressure of 5 ~ 6mT / source power of 1200 ~ 1400Ws / bias power of 130 ~ 150Wb / etching gas of 50 ~ 60Cl 2 and 40 ~ 50BCl 3 / electrode temperature of 60 ℃ / 30sec time Conduct.
이상에서 설명한 바와 같이 본 발명에 의한 반도체 소자의 금속배선 형성방법은 다음과 같은 효과가 있다.As described above, the metal wiring forming method of the semiconductor device according to the present invention has the following effects.
첫째, 플라즈마 식각 공정에서 발생하는 전하에 의한 데미지를 최소화할 수 있다.First, it is possible to minimize the damage caused by the charge generated in the plasma etching process.
둘째, 전하의 데미지에 의한 게이트 산화막의 열화를 줄일 수 있어 소자의 수율을 향상시킬 수 있다.Second, the deterioration of the gate oxide film due to the charge damage can be reduced, so that the yield of the device can be improved.
Claims (6)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0087136A KR100437832B1 (en) | 2001-12-28 | 2001-12-28 | method for forming metal line of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0087136A KR100437832B1 (en) | 2001-12-28 | 2001-12-28 | method for forming metal line of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20030056834A KR20030056834A (en) | 2003-07-04 |
| KR100437832B1 true KR100437832B1 (en) | 2004-06-30 |
Family
ID=32214989
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2001-0087136A KR100437832B1 (en) | 2001-12-28 | 2001-12-28 | method for forming metal line of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100437832B1 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100586531B1 (en) * | 2003-12-30 | 2006-06-07 | 동부일렉트로닉스 주식회사 | Method for settlement of etching time of pattern by pattern density |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990003156A (en) * | 1997-06-24 | 1999-01-15 | 김영환 | Manufacturing Method of Semiconductor Device |
| JPH11214358A (en) * | 1998-01-21 | 1999-08-06 | Yamaha Corp | Method for forming wiring |
| JP2000031128A (en) * | 1998-05-06 | 2000-01-28 | Mitsubishi Electric Corp | Etching processing device and method and semiconductor manufacturing method and semiconductor device |
| JP2001007085A (en) * | 1999-06-21 | 2001-01-12 | Yamaha Corp | Dry etching method |
| KR20020076440A (en) * | 2001-03-28 | 2002-10-11 | 주식회사 하이닉스반도체 | method for etching using plasma |
-
2001
- 2001-12-28 KR KR10-2001-0087136A patent/KR100437832B1/en not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR20020076440A (en) * | 2001-03-28 | 2002-10-11 | 주식회사 하이닉스반도체 | method for etching using plasma |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20030056834A (en) | 2003-07-04 |
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