KR100432594B1 - 회로설계소자및회로설계방법 - Google Patents

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KR100432594B1
KR100432594B1 KR1019960039538A KR19960039538A KR100432594B1 KR 100432594 B1 KR100432594 B1 KR 100432594B1 KR 1019960039538 A KR1019960039538 A KR 1019960039538A KR 19960039538 A KR19960039538 A KR 19960039538A KR 100432594 B1 KR100432594 B1 KR 100432594B1
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히로아키 기타노
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소니 가부시끼 가이샤
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    • G06F30/30—Circuit design
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Abstract

대규모 논리 회로를 설계하는 것이 가능케 된다. PLD(Programmable Logic Device: 프로그램가능 논리 소자)의 회로 구성이 유전 알고리즘에 따라 갱신된 후, 목표 출력을 출력하기 위한 논리 회로가 설계된다. PLD(예를 들어, 도 5A 내지 도 5D)의 회로 구성을 도출하는 문법 룰의 집합이 염섹체로서 적용되는데, 염색체(문법 룰의 집합)는 가장 적합한 회로 구성을 제공하는 염색체를 구동하도록 갱신된다. 이 때, 염색체의 길이가 문법 룰 수에 비례하므로, PLD 회로의 규모에 의존하지 않으며, PLD 회로가 대규모일 경우에서도, 적절한 연산 시간에 회로 구성의 설계를 수행하는 것이 가능하다.

Description

회로 설계 소자 및 회로 설계 방법{Circuit designing method and circuit designing device}
기술분야
본 발명은 회로 설계 소자 및 회로 설계 방법에 관한 것으로, 특히 유전 알고리즘에 따라 회로 구성이 변하는 회로 설계 소자 및 회로 설계 방법에 관한 것이다.
관련 기술의 설명
로봇 등을 제어하는데 사용하기 위한 복잡한 논리 회로가 설계되어야 할 경우, 설계자는 자신의 논리 회로 설계 경험에 따라 많은 기본 논리 요소들을 서로결합시켰다. 그러나, 최근에, 임의의 경험에 근거한 지식을 필요로 하지 않고 GA(genetic algorithm: 유전 알고리즘)에 근거하여 논리 회로를 설계하는 방법이, 예컨대 "Genetic Algorithm(유전 알고리즘)(Sangyoh Tosyo Publishing Company의 Hiroaki kitano에 의해 출판)"란 제목의 책에서 "유전학을 통한 하드웨어 개발의 기본 실험(a basic experiment of a hardware development through a genetic study)"으로 Higuchi 등에 의해 도입되었다.
종래의 방법에서, FPGA(Field Programmable Gate Array: 필드 프로그램가능 게이트 어레이)에 의해 표현된 PLD(Programmable Logic Device: 프로그램가능 논리 소자)의 회로 구성은 논리 소자가 목표 출력을 수행하도록 하기 위해 GA에 응답하여 반복적으로 변경된다.
PLD는 AND 논리 연산(logic calculation), OR 논리 연산 등의 기본 논리 연산의 유형을 동적으로 선택할 수 있는 다수의 논리 셀들을 가지며, 각 논리 셀들에 의해 수행된 논리 연산의 타입 및 이들 논리 셀간의 회로 결합 패턴을 변경시킬 수 있다.
GA에서, 목표가 최적화되게 하는 항목들은 유전자들에 의해 표현되고 이 유전자들을 결합시킴으로써 염색체가 발생된다. 다음에, 다수의 염색체들은 항목이 가장 적합한 상태에 접근하도록 반복적으로 수정된다.
종래 기술에서, PLD의 논리 셀의 기능과 논리 셀들간의 회로 결합 패턴은 염색체들로 표현되고, 염색체들(PLD의 회로 구성)은 논리 회로가 목표 출력을 수행하도록 GA에 응답하여 수정된다.
그러나, 복잡한 제어를 수행하는데 사용하기 위한 논리 회로의 경우에, 많은 논리 연산 요소들이 제공되어야 하고 따라서 이들 논리 연산 요소들간의 결합 패턴이 복잡해질 수도 있다. 종래 기술에서는 PLD의 논리 셀의 기능과 회로 결합 패턴은 염색체들로 표현되므로, 염색체의 길이는 논리 셀들의 수에 따라 신장되게 된다. 따라서, 대규모 논리 회로가 설계될 경우 아주 긴 염색체에 대해 GA에 근거한 연산이 수행되어야 하는 사실 때문에 대량의 시간이 필요하다는 문제점이 있다.
본 발명은 전술된 환경들을 감안하여 이루어진 것으로, 본 발명에서는 논리 셀들의 기능 및 결합 패턴이 소정수의 문법 룰들로 구성되는 문법 룰들의 집합을 통해 생성되며, 이 문법 룰들은 염색체들로 표현되고, 각 염색체들의 길이는 대규모 논리 회로의 설계가 가능하도록 논리 셀들의 수에 의존하지 않는다.
도 1은 본 발명의 회로 설계 소자의 한 양호한 실시예의 구성예를 도시하는 블록도.
도 2는 도 1에 도시된 양호한 실시예의 PLD1의 구성예를 도시하는 블록도.
도 3은 도 1에 도시된 양호한 실시예의 연산 소자(2)의 구성예를 도시하는 블록도.
도 4는 도 1에 도시된 양호한 실시예의 동작을 도시하는 흐름도.
도 5A 내지 도 5D는 도 1에 도시된 양호한 실시예에 사용된 문법 룰들의 예를 도시하는 도면.
도 6은 도 1에 도시된 양호한 실시예에 사용된 유전자의 예를 도시하는 도면.
도 7A 내지 도 7E는 도 5A 내지 도 5D에 도시된 문법 룰들에 따라 행렬들을 제공하는 예를 도시하는 도면.
도 8은 도 1에 도시된 양호한 실시예에 의해 제공된 논리 회로 결합 행렬의 예를 도시하는 도면.
도 9는 MXOR 문제의 한 예가 본 발명의 한 양호한 실시예를 적용함으로써 해소될 때 적응도와 유전자의 세대간의 관계를 도시하는 도면.
도 10은 6-멀티플렉서의 문제가 본 발명의 한 양호한 실시예를 적용함으로써 해소될 때 적응도와 유전자의 세대간의 관계를 도시하는 도면.
* 도면의 주요 부분에 대한 부호의 설명 *
1 : PLD 2 : 연산소자
3 : 입력소자 11 : 로봇
21 : 설계자 41-1∼41-N : 논리 셀
42-1∼42-M : 결합 스위치
61 : CPU 62 : ROM
63 : RAM 64 : 인터페이스
청구항 제 1 항에 기재된 회로 설계 소자는 연산을 수행하고 동적으로 연산기능을 변경시킬 수 있는 연산 수단 및, 연산 기능을 도출하는 문법 룰이 염색체로써 적용되는 유전 알고리즘에 응답하여 연산 수단의 출력이 목표 출력에 접근하도록 연산 기능을 변경하는 제어 수단을 포함하는 것을 특징으로 한다.
청구항 제 2 항에 기재된 회로 설계 소자는, n번째 사이클을 표현하는 다른 텐서(tensor)로부터 (n+1)번째 사이클을 표현하는 텐서를 생성하는 영상이 제공되는데, 상기 영상은 전술된 각 요소들을 2차 텐서로 확장하도록 상기 n번째 사이클을 표현하는 텐서의 각 요소들에 대한 연산을 수행함으로써 영상으로 구성된 문법룰을 갖는 것을 특징으로 하는 청구항 제 1 항에 기재된 회로 설계 소자로서 규정된다.
청구항 제 3 항에 기재된 회로 설계 방법은, 연산을 수행하고 동적으로 연산기능을 변경시킬 수 있는 연산 요소들의 상기 연산 기능을 도출하는 문법 룰이 염색체들로서 적용되는 유전 알고리즘에 응답하여, 상기 연산의 결과가 목표 값에 근접하도록 상기 연산 기능이 변경되는 것을 특징으로 한다.
청구항 제 4 항에 기재된 회로 설계 방법은 청구항 3에 기재된 회로 설계 방법에서 n번째 사이클을 표현하는 다른 텐서로부터 (n+1)번째 사이클을 표현하는 텐서를 생성하는 영상이 상기 n번째 사이클을 표현하는 텐서의 각 요소들에 대한 연산을 통해 상기 각 요소들을 2차 텐서로 확장함으로써 상기(n+1)번째 사이클을 표현하는 텐서를 생성하는 영상으로 구성되는 문법 룰을 갖는 것을 특징으로 한다.
청구항 1에 기재된 회로 설계 소자에서, 동적으로 연산 기능을 변경시킬 수 있는 연산 수단은 연산을 수행하고, 제어 수단은, 연산 기능을 도출하는 문법룰이 염색체로서 적용되는 유전 알고리즘에 응답하여 연산 수단의 출력이 목표 출력에 근접하도록 연산 기능을 변경시킨다.
청구항 제 3 항에 기재된 회로 설계 방법에서는 연산을 수행하고 동적으로 연산 기능을 변경시킬 수 있는 연산 요소들의 상기 연산 기능을 도출하는 문법 룰이 염색체로서 적용되는 유전 알고리즘에 응답하여, 상기 연산의 결과가 목표 값에 근접하도록 상기 연산 기능이 변경된다.
양호한 실시예의 상세한 설명
도 1은 본 발명의 회로 설계소자의 한 양호한 실시예의 예를 도시한다. 이 구성예는 PLD(1)(연산 수단)를 갖는다. PLD(1)은 연산 소자(2)(제어 수단)에 결합되어 연산 소자(2)의 제어 신호에 응답하여 그 회로 구성을 변경시키고 그 회로의 구성하에서 로봇(11)으로 제어 신호를 출력한다.
로봇(11)은 PLD(1)로부터 공급된 제어 신호에 응답하여 동작을 수행하도록 구성된다. 설계자(21)는 로봇(11)의 동작을 관찰하고, 소정 평가 방법(평가 함수)에 따라 그 동작을 평가하고, 입력 소자(3)를 동작시켜 평가에 대응하는 값을 연산 소자(2)에 입력한다.
연산 소자(2)는 소정 수의 염색체들을 보유하고, PLD(1)의 회로 구성을 도출하여, 제어 신호로서 PLD(1)에 그것을 출력하도록 구성된다. 또한, 모든 염색체들에 대해 로봇(11)의 동작과 설계자(21)의 평가가 완료된 후, 연산 소자(2)는 GA에 응답하여 높은 평가의 동작을 실현한 회로 구성에 대응하는 염색체들의 많은 자손(many children and grand children)이 남을 확률을 증가시켜 염색체를 갱신하도록 구성된다.
도 2는 PLD(1)의 구성예를 도시한다. 이 구성예에는 다수의 논리 셀들(41-1 내지 41-N)이 제공된다. 이들 논리 셀들(41-1 내지 41-N)은 AND 논리 연산, OR 논리 연산 등등의 다수의 기본 논리 연산 기능들을 가지며, 외부에서 공급된 제어 신호에 따라 동적으로 실행된 논리 연산의 종류를 변경하도록 구성된다.
논리 셀들(41-1 내지 41-N)은 임의의 타입의 논리 셀들이 서로 결합될 수 있도록 구성되며, 각각의 논리 셀들간의 결합 여부는 외부에서 공급된 제어신호에 의해 결정된다. 논리 셀들이 서로 결합되는 경우, 결합 스위치들(42-1 내지 42-M)중 대응하는 결합 스위치들이 턴온된다. 예컨대, 논리 셀(41-N)과 논리 셀(41-1)이 서로 결합될 경우, 결합 스위치(42-1)가 턴온된다.
도 3은 연산소자(2)의 구성예를 도시한다. 이 구성예는 CPU(61)를 가지며, 이 CPU(61)는 ROM(62)에 기억되어 있는 프로그램에 따라 각종 처리들, 예컨대, GA에 기억된 프로그램에 따라, 설계자(21)가 입력 소자(3)를 조작하여 정보를 입력하는 로봇의 동작 평가에 따라 PLD(1)의 새로운 회로 구성을 연산하도록 조작된다. RAM(63)은, CPU(61)가 각종 처리들을 수행할 때 CPU(61)에 의해 요구되는 데이터 및 프로그램들을 적절히 기억시킨다.
설계자(21)에 의해 입력된 로봇(11)의 동작의 평가는 입력 소자(3)로부터 인터페이스(64)를 통해 입력된다. 또한, PLD(1)에 대한 제어 신호의 출력도 인터페이스(64)를 통해 수행된다.
다음에 도 4의 흐름도를 참조하여, 상기 양호한 실시예의 동작에 대해 설명한다.
먼저, 단계 S1에서, 연산소자(2)는 소정 수의 문법 룰들을 작성한다. 도 5에 도시된 것처럼, 각각의 문법 룰들은 좌측에 1개의 알파벳을 가지고, 우측에 각 요소가 알파벳인 2×2 행렬을 갖는다. 연산소자(2)는 그 문법 룰들에 근거하여 유전자를 작성하고 서로 결합된 소정수의 유전자들은 염색체들로서 적용된다. 연산 소자(2)는 소정수의 초기 염색체들을 생성한다.
예컨대, 도 5A의 룰 1이 유전자로 제공되는 경우, 룰 1은 AOCHL로 표현된다.따라서, 도 5A에 도시된 룰 1, 도 5B에 도시된 룰 2, 도 5C에 도시된 룰 3은 유전자들에 의해 표현되고 이들 유전자로 시작하는 염색체가 기술되면, 도 6에 도시된 것처럼 AOCHLFKHLKHTQJT…로 표현될 수 있다. 이런 식으로, 소정 길이를 갖는 소정 수의 염색체들이 작성된다.
다음에, 단계 S2에서, 이들 문법 룰들은 PLD(1)의 논리 셀들(41-1 내지 41-N)의 수에 대응하는 크기를 갖는 알파벳들의 행렬을 생성하는데 적용된다. 예컨대, 도 7A에 도시된 것처럼, 먼저 1개의 알파벳(0)이 설정되고, 좌측에 이 알파벳(0)을 갖는 문법 룰, 예컨대 도 5D에 도시된 룰 4가 적용되어 알파벳(0)을 도 7B에 도시된 2×2 행렬로 변환한다. 다음에 이 2×2 행렬의 각 요소 Q, O, T 및 E에 대해, 좌측에 이들 알파벳을 갖는 문법 룰(도시되지 않음)을 적용함으로써 이 2×2 행렬은 도 7C에 도시된 4×4 행렬로 변환된다.
마찬가지로, 이 4×4 행렬의 각 요소에 문법 룰을 적용하면 도 7D에 도시된 8×8 행렬이 되고, 이 행렬의 요소에 한번 더 문법 룰을 적용하면 도 7E에 도시된 16×16행렬이 된다. 이런 식으로, 알파벳의 행렬에서 열의 수(=행의 수)가 PLD(1)의 논리 셀들(41-1 내지 41-N)의 수보다 커질 때까지 행렬의 각 성분 요소에 문법 룰을 적용한다. 따라서, 소정수의 문법 룰들만으로 대규모인 알파벳의 행렬을 작성하는 것도 가능하다.
예컨대, 논리 셀들(41-1 내지 41-N)의 수가 16(N=16)일 경우, 도 7E에 도시된 행령의 크기만으로 충분하며, 이 알파벳의 행렬을 변환하여 논리 셀의 결합 상태와 각 논리 셀들이 실행하는 기능을 표현하는 논리 회로 결합 행렬을 작성한다.
논리 회로 결합 행렬의 대각 성분은 논리 셀들(41-1 내지 41-N)의 기능을 표현하고, 논리 회로 결합 행렬의 우상반 성분들은 논리 셀들(41-1 내지 41-N)의 결합 상태들을 표현한다. 예컨대, 논리 회로 결합 행렬의 i번째 행과 j번째 열의 성분이 Aij로 표현될 때, 도 8에 도시된 것처럼 논리 셀들(41-1 내지 41-N)의 기능들이 모든 수가 6개일 경우, 대각성분 Aii는 0 내지 5의 정수로서 i번째 논리 셀(41-i)의 기능(AND 논리연산, OR 논리 연산 등)을 표현한다.
또한, 비대각 성분 Aij는 0 또는 1로서 i번째 논리 셀(41-i)과 j번째 논리 셀(41-j)의 결합상태를 표현한다. Aij=1이 적용될 경우, Aij는 논리 셀(41-i)과 논리 셀(41-j)이 서로 결합되는 것을 표현하고, Aij=0이 적용될 경우, Aij는 이들 논리 셀(41-i, 41-j)이 서로 결합되지 않았음을 표현한다. 따라서, 이 행렬의 우상반 성분이나 좌하반 성분만으로 결합 상태가 표현될 수 있다. 이 구성예에서는 행렬의 우상반 성분이 이용된다.
다음에, 도 7E에 도시된 알파벳들의 행렬로부터 이 논리 회로 결합 행렬을 작성하기 위해, 알파벳의 행렬의 대각 성분에 대해서는, A에서부터 알파벳 순서로, 0, 1, 2, 3, 4, 5, 0, 1, 2, 3, …중 어느 하나로 변환하고, 비대각 성분에 대해서는, A, B, C는 0으로 변환하고 다른 알파벳들은 1로 변환한다. 이와 같이 하여, 도 7E에 도시된 알파벳들의 행렬은 도 8에 도시된 논리 회로 결합 행렬로 변환될 수 있다.
이런 식으로, 연산 소자(2)는 문법 룰들의 집합으로부터 논리 회로 결합 행렬을 생성하고 이 행렬을 제어신호로 적용하여 PLD(1)에 출력한다. PLD(1)는 이 제어 신호에 따라 회로 구성(논리 셀들(41-1 내지 41-N)의 기능 및 결합 상태)을 변환한다.
다음에, 단계 S3에서, PLD(1)는 단계 S2에서 설정된 논리 회로에 따라 로봇(11)을 작동시킨다. 로봇(11)의 동작을 관찰한 설계자(21)는 단계 S4에서 그 동작을 소정 평가 방법에 따라 평가하고, 입력 소자(3)를 조작하여 그 평가를 연산 소자(2)에 입력한다.
단계 S5에서, 연산 소자(2)는 설계자(21)에 의해 입력된 평가에 근거하여 로봇(11)이 설계자(21)가 만족하는 동작을 수행하는지를 판단하고, 로봇(11)이 설계자(21)가 만족하는 동작을 수행한 경우에는 처리를 종료하고, 설계자(21)가 그 결과에 만족하지 않을 경우에는, 단계 S6으로 진행한다.
단계 S6에서는, 모든 염색체들에 대해 로봇(11)이 동작되는지가 판단되어, 모든 염색체들에 대해 로봇(11)이 동작될 때까지 단계 S2 내지 S5에서의 처리가 반복되고, 이들 처리가 종료된 후 단계 S7로 진행한다.
다음에, 단계 S7에서, 연산 소자(2)는 각 염색체들에 대해 설계자(21)에 의해 수행된 로봇(11)에 대한 평가에 근거하여 GA에 따라 3가지 처리 즉, 선택처리, 교차처리 및 돌연변이(mutation) 처리를 수행하고 차세대의 염색체를 생성한다.
선택 처리에서는, 염색체들의 그룹으로부터 설계자(21)의 평가에 비례하는 확률로 염색체들이 선택되어 염색체들의 쌍을 작성한다. 따라서, 높은 평가의 (로봇(11)의 동작을 실현하는) 염색체에 대해 많은 쌍들이 작성될 확률이 증가되고, 따라서 차세대에 많은 자손을 남길 확률이 증가된다.
교차 처리에서는 선택처리에 의해 선택된 각 쌍들에 대해 난수로 2개의 염색체가 서로 교차되는 장소가 결정되고, 그 디지트 이후의 모든 디지트 값이 두 디지트간에 서로 교환된다. 예컨대, 좌측에서 4번째 디지트에서 염색체 AOCHLFKHLK …와 염색체 BTTDTCDMTP… 가 서로 교차되는 경우, 염색체 BTTDLFKHLK…와 염색체 AOCHTCDMTP…가 작성된다.
돌연변이 처리는 그 염색체에서 난수에 의해 결정된 디지트에서의 알파벳이 변화되도록 수행되고, 차세대의 염색체가 작성될 때 일정한 낮은 확률로 행해진다. 돌연변이 처리가 수행될 경우, 변화되는 디지트는 그 난수에 근거하여 결정되고 그 디지트의 알파벳이 변경된다. 예컨대, 염색체 JFAIEMJECP에서 좌측에서 3번째 디지트(알파벳 A)에서 돌연변이가 발생될 경우, 처리후의 염색체는 JFBIEMJECP가 된다.
차세대의 염색체를 발생시킨 후, 동작은 단계 S2로 복귀되고, 단계 S5에서 설계자(21)가 로봇의 동작에 만족할 때까지 단계 S2 내지 단계 S7의 처리가 반복된다.
전술된 것처럼, PLD(1)의 회로 구성을 도출하는 문법 룰들의 집합이 염색체들로 적용되는 GA에 응답하여 문법 룰들(염색체들)을 갱신함으로써, 목적 신호를 출력하는 논리 회로가 설계된다.
도 9는 본 발명의 회로 설계회로 및 방법의 한 양호한 실시예에서 MXOR(다중 배타적 OR)의 한 예가 해소될 경우에 적응도와 염색체의 세대간의 관계를 도시한다. 적응도는, 각 염색체에 의해 표현된 PLD의 출력이 목표 출력에 어느 정도 가까운지를 표현하는 지표이다. 이 MXOR의 문제는 64개의 논리 셀들을 갖는 PLD를 사용하여 8개의 XOR 논리요소로 구성되는 논리 회로의 입력들과 출력들의 관계(16입력들, 8출력들)를 실현하는 것을 과제로 한다.
PLD에 대해 소정의 입력을 수행하고 그 입력과 8 XOR을 갖는 출력(문제의 답)과의 차이가 작아지도록 GA를 사용하여 PLD의 기능을 갱신한다.
이 예에서, 종래 기술이 적용된 경우 95번째 세대에서조차도 적응도가 750(최대값)임에 대해, 본 발명의 회로설계 소자 및 방법의 한 양호한 실시예가 적용된 경우에는, 10번째 세대에서 적응도가 7870이 되는 회로 구성을 표현하는 염색체가 나타나고 회로 설계가 신속히 수행된다.
도 10은 본 발명의 회로 설계 소자 및 방법의 한 실시예에 의해 6 멀티플렉서의 문제중 하나가 해소되는 경우의, 적응도와 염색체의 세대간의 관계를 도시한다.
6 멀티플렉서는, 4개의 입력 채널들과, 2개의 멀티플렉서 신호 채널들 및 1개의 출력 채널을 가지며, 멀티플렉서 신호 채널의 값에 따라 4개의 입력 채널들중 한 입력 채널들의 값을 출력 채널에 출력한다. 6멀티플렉서의 문제는 이 6멀티플렉서의 입력과 출력간의 관계를 실현하는 것을 과제로 한다.
이 예에서, PLD에 대해 4개의 입력 채널들과 2개의 멀티플렉서 신호 채널들에 대응하는 입력이 수행되고, 이 입력에 대한 PLD의 출력과 실제의 6멀티플렉서의 출력(문제의 답)간의 차이가 작아지도록, GA를 사용하여 PLD의 기능이 갱신된다.
종래기술이 적용될 경우 45번째 세대에서도 적응도가 0.66(최대값)임에 대해, 본 발명의 회로 설계 소자 및 방법의 한 양호한 실시예가 적용될 경우 적응도가 0.98인 회로 구성을 표현하는 염색체가 나타나며 회로 설계가 신속하게 수행될 수 있다.
전술된 양호한 실시예에서는 로봇(11)의 제어회로가 설계되었지만, 본 발명은 일반적인 타입의 논리 회로의 설계에도 적용될 수 있다.
전술된 양호한 실시예에서는 GA를 사용하여 논리 회로의 전 영역을 설계했지만 그 논리 회로를 GA의 염색체에 문법 룰을 도입함으로써 새롭게 설계될 논리 회로의 일부로서 사용하는 것도 가능하다. 이 경우, 도입되는 문법 룰에 대해, GA에 대한 교차처리 및 돌연변이 처리를 수행하지 않고 이미 설계된 논리 회로가 새롭게 설계되는 논리 회로에 포함된다.
전술된 것처럼, 청구항 1에 기재된 회로 설계소자 및 청구항 제 3 항에 기재된 회로 설계 방법에 따르면, 연산 기능을 도출하는 문법 룰이 염색체로서 적용되는 유전 알고리즘에 근거하여 연산결과가 목표 값에 근접하도록 연산 기능이 갱신됨으로써 각 염색체의 길이는 문법 룰의 개수에 비례하고 논리 회로의 규모에 의존하지 않으므로 대규모의 논리 회로가 신속하고도 쉽게 설계될 수 있다.

Claims (4)

  1. 회로 설계 소자에 있어서,
    연산을 수행하고 동적으로 연산 기능을 변경시킬 수 있는 연산 수단 및,
    상기 연산 기능을 도출하는 문법 룰들이 염색체들로서 적용되는 유전 알고리즘에 응답하여 상기 연산 수단의 출력이 목표 출력에 근접하도록 하는 방식으로 상기 연산 기능을 변경시키는 제어 수단을 포함하는, 회로 설계 소자.
  2. 제 1항에 있어서, 상기 문법 룰들은, n번째 사이클을 표현하는 다른 텐서(tensor)로부터 (n+1)번째 사이클을 표현하는 텐서를 생성하는 영상을 제공하며,
    상기 영상은 상기 각 요소들을 2차 텐서로 확장하도록 상기 n번째 사이클을 표현하는 텐서의 각 요소들에 대한 연산을 수행함으로써 상기 (n+1)번째 사이클을 표현하는 텐서를 생성하는 영상인, 회로 설계 소자.
  3. 회로 설계 방법에 있어서,
    연산을 수행하고 동적으로 연산 기능을 변경시킬 수 있는 연산 요소들의 상기 연산 기능을 도출하는 문법 룰들이 염색체들로서 적용되는 유전 알고리즘에 응답하여 상기 연산의 결과가 목표 값에 근접하도록 하는 방식으로 연산 기능이 변경되는, 회로 설계 방법.
  4. 제 3항에 있어서, 상기 문법 룰들은 n번째 사이클을 표현하는 다른 텐서(tensor)로부터 (n+1)번째 사이클을 표현하는 텐서를 생성하는 영상들이며,
    상기 영상들은 상기 n번째 사이클을 표현하는 텐서의 각 요소들에 대한 연산을 통해 상기 각 요소들을 2차 텐서로 확장함으로써 상기 (n+1)번째 사이클을 표현하는 텐서를 생성하는 영상들인, 회로 설계 방법.
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Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5864833A (en) * 1996-12-23 1999-01-26 Philips Electronics North American Corp. Apparatus for optimizing the layout and charge maps of a flowline of pick and place machines
US5909674A (en) * 1996-12-23 1999-06-01 Philips Electronics North America Corp. Method for optimizing the layout and charge maps of a flowline of pick and place machines
US6336107B1 (en) * 1997-07-31 2002-01-01 Matsushita Electric Industrial Co., Ltd Method and system of automatic arrangement of composing elements
US6260178B1 (en) * 1999-03-26 2001-07-10 Philips Electronics North America Corporation Component placement machine step size determination for improved throughput via an evolutionary algorithm
US6526556B1 (en) 1999-09-13 2003-02-25 The United States Of America As Represented By The Administrator Of The National Aeronautics And Space Administration Evolutionary technique for automated synthesis of electronic circuits
US7072814B1 (en) 1999-09-13 2006-07-04 The United States Of America As Represented By The Administrator Of The National Aeronautics And Space Administration Evolutionary technique for automated synthesis of electronic circuits
US6728666B1 (en) 1999-09-13 2004-04-27 The United States Of America As Represented By The Administrator Of The National Aeronautics And Space Administration Evolvable circuit with transistor-level reconfigurability
US6757667B1 (en) 2000-04-12 2004-06-29 Unilever Home & Personal Care Usa, Division Of Conopco, Inc. Method for optimizing formulations
US6768973B1 (en) 2000-04-12 2004-07-27 Unilever Home & Personal Care Usa, Division Of Conopco, Inc. Method for finding solutions
US6510547B1 (en) * 2000-10-20 2003-01-21 Xilinx, Inc. Method and apparatus for evolving an object using simulated annealing and genetic processing techniques
GB0105357D0 (en) * 2001-03-03 2001-04-18 Marconi Comm Ltd Evolutionary programming of configurable logic devices
US20020164070A1 (en) * 2001-03-14 2002-11-07 Kuhner Mark B. Automatic algorithm generation
US20030033251A1 (en) * 2001-08-10 2003-02-13 David Sherlock Secure multi-function cash dispensing system
US20040066462A1 (en) * 2002-10-07 2004-04-08 Mark Medow Peripheral component interconnect (PCI) card for controlling a motorized zoom lens of a camera
US7353056B2 (en) * 2003-03-06 2008-04-01 General Electric Company Optimized switching configurations for reconfigurable arrays of sensor elements
JP4281015B2 (ja) * 2003-06-06 2009-06-17 独立行政法人産業技術総合研究所 デジタルシステム、デジタルシステムのクロック信号調整方法および、その調整方法で実行する処理プログラムを記録した記録媒体
US20050071302A1 (en) * 2003-09-29 2005-03-31 Mcguffin Tyson R. Method and system for mapping genes to characteristics in a genetic optimization process
GB2408599A (en) * 2003-11-29 2005-06-01 Ibm Multi-objective genetic optimization method
US7171633B1 (en) 2003-12-12 2007-01-30 Altera Corporation Estimating quality during early synthesis
US7100141B1 (en) 2003-12-23 2006-08-29 Altera Corporation Technology mapping technique for fracturable logic elements
SE0402098D0 (sv) * 2004-08-30 2004-08-30 Abb Ab A control system
US8706423B2 (en) * 2008-08-29 2014-04-22 Jang Partners, Llc Chemical reaction-type metaheuristic
DE102010032314A1 (de) * 2010-07-27 2012-02-02 Volkswagen Ag Verfahren und Vorrichtung zum modellbasierten Entwurf einer elektronischen Schaltung

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5390282A (en) * 1992-06-16 1995-02-14 John R. Koza Process for problem solving using spontaneously emergent self-replicating and self-improving entities
JP2974900B2 (ja) * 1993-12-13 1999-11-10 株式会社 エイ・ティ・アール人間情報通信研究所 自律進化型ハードウェア設計システム

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