JPH09179894A - 回路設計装置および方法 - Google Patents
回路設計装置および方法Info
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- JPH09179894A JPH09179894A JP7334444A JP33444495A JPH09179894A JP H09179894 A JPH09179894 A JP H09179894A JP 7334444 A JP7334444 A JP 7334444A JP 33444495 A JP33444495 A JP 33444495A JP H09179894 A JPH09179894 A JP H09179894A
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- logic circuit
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- logic
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Abstract
(57)【要約】
【課題】 既存の論理回路を利用して新たな論理回路を
設計する。 【解決手段】 遺伝的アルゴリズムに基づいて、プログ
ラム可能な論理回路（ＰＬＤ： Programmable Logic De
vice）の回路構成を更新し、目的の出力を行う論理回路
を設計する。遺伝的アルゴリズムに従って、ＰＬＤの回
路構成に対応するＢＤＴ（Binary Decision Tree）を導
出するルールの集合を染色体とし、この染色体（ＢＤＴ
を導出するルールの集合）を更新していき、最適な回路
構成を与える染色体を導出する。回路設計に既存の論理
回路を利用する場合においては、論理回路とＢＤＴが１
対１の関係にあるので、既存の論理回路をＢＤＴに変換
し、容易に新たに設計する論理回路に組み込むことがで
きる。
設計する。 【解決手段】 遺伝的アルゴリズムに基づいて、プログ
ラム可能な論理回路（ＰＬＤ： Programmable Logic De
vice）の回路構成を更新し、目的の出力を行う論理回路
を設計する。遺伝的アルゴリズムに従って、ＰＬＤの回
路構成に対応するＢＤＴ（Binary Decision Tree）を導
出するルールの集合を染色体とし、この染色体（ＢＤＴ
を導出するルールの集合）を更新していき、最適な回路
構成を与える染色体を導出する。回路設計に既存の論理
回路を利用する場合においては、論理回路とＢＤＴが１
対１の関係にあるので、既存の論理回路をＢＤＴに変換
し、容易に新たに設計する論理回路に組み込むことがで
きる。
Description
【０００１】
【発明の属する技術分野】本発明は、回路設計装置およ
び方法に関し、特に、遺伝的アルゴリズムに基づいて回
路構成を変更していき、所定の回路を設計する回路設計
装置および方法に関する。
び方法に関し、特に、遺伝的アルゴリズムに基づいて回
路構成を変更していき、所定の回路を設計する回路設計
装置および方法に関する。
【０００２】
【従来の技術】従来、ロボットなどを制御する複雑な論
理回路を設計する場合、多くの基本的な論理素子を経験
的に組み合わせて、論理回路を設計していた。しかしな
がら、最近では、遺伝的アルゴリズム（ＧＡ： Genetic
Algorithm）に基づいて、経験的な知識を必要とせずに
論理回路を設計する方法が、例えば、樋口氏らによっ
て、「遺伝的アルゴリズム（北野宏明編、産業図書）」
において、「遺伝的学習によるハードウェア進化の基礎
実験」として紹介されている。
理回路を設計する場合、多くの基本的な論理素子を経験
的に組み合わせて、論理回路を設計していた。しかしな
がら、最近では、遺伝的アルゴリズム（ＧＡ： Genetic
Algorithm）に基づいて、経験的な知識を必要とせずに
論理回路を設計する方法が、例えば、樋口氏らによっ
て、「遺伝的アルゴリズム（北野宏明編、産業図書）」
において、「遺伝的学習によるハードウェア進化の基礎
実験」として紹介されている。
【０００３】この方法においては、論理回路として、Ｆ
ＰＧＡ（Field Programmable GateArray）に代表される
プログラム可能な論理回路（ＰＬＤ： Programmable Lo
gicDevice）を利用し、ＧＡにより、その回路構成を最
適なものにすることで設計を行う。
ＰＧＡ（Field Programmable GateArray）に代表される
プログラム可能な論理回路（ＰＬＤ： Programmable Lo
gicDevice）を利用し、ＧＡにより、その回路構成を最
適なものにすることで設計を行う。
【０００４】ＰＬＤは、ＡＮＤ論理演算、ＯＲ論理演算
などの基本的な論理計算の種類を動的に選択することが
できる論理セルを複数個有し、各論理セルが実行する論
理計算の種類と、これらの論理セル間の回路結合のパタ
ーンを変更することができる。
などの基本的な論理計算の種類を動的に選択することが
できる論理セルを複数個有し、各論理セルが実行する論
理計算の種類と、これらの論理セル間の回路結合のパタ
ーンを変更することができる。
【０００５】このようなＰＬＤの回路構成をＧＡに基づ
いて繰り返し変更し、所定の出力を行うようにさせる。
ＧＡにおいては、最適化する対象を特徴づけるものが遺
伝子で表現され、この遺伝子を連結することで染色体を
生成し、そのような染色体を複数個用意する。そして、
それらの染色体を繰り返し更新していき、対象を最適な
状態へ近づけていく。
いて繰り返し変更し、所定の出力を行うようにさせる。
ＧＡにおいては、最適化する対象を特徴づけるものが遺
伝子で表現され、この遺伝子を連結することで染色体を
生成し、そのような染色体を複数個用意する。そして、
それらの染色体を繰り返し更新していき、対象を最適な
状態へ近づけていく。
【０００６】従来、ＧＡを利用して回路設計を行う場
合、ＰＬＤにおける論理セルの機能と論理セル間の回路
結合のパターンを染色体で表現し、この染色体（ＰＬＤ
の回路構成）をＧＡに基づいて更新していき、目的の出
力を行う論理回路を作成するようになされている。
合、ＰＬＤにおける論理セルの機能と論理セル間の回路
結合のパターンを染色体で表現し、この染色体（ＰＬＤ
の回路構成）をＧＡに基づいて更新していき、目的の出
力を行う論理回路を作成するようになされている。
【０００７】しかしながら、複雑な制御を行う論理回路
を設計する場合、多数の論理演算素子が必要とされ、従
来の技術では、ＰＬＤにおける論理セルの機能と回路結
合のパターンを染色体で表現するため、染色体の長さ
は、論理セルの数に応じて長くなる。従って、大規模な
論理回路を設計する場合、非常に長い染色体に対してＧ
Ａに基づく演算を行う必要があるため、多くの計算時間
を要するという問題があった。
を設計する場合、多数の論理演算素子が必要とされ、従
来の技術では、ＰＬＤにおける論理セルの機能と回路結
合のパターンを染色体で表現するため、染色体の長さ
は、論理セルの数に応じて長くなる。従って、大規模な
論理回路を設計する場合、非常に長い染色体に対してＧ
Ａに基づく演算を行う必要があるため、多くの計算時間
を要するという問題があった。
【０００８】そこで本出願人は、所定の数の文法ルール
の集合で、論理セルの機能と結合パターンを生成し、こ
れらの文法ルールを染色体で表現することで、染色体の
長さを論理セルの数に依存しないようにすることを、例
えば特願平７−２３６５１２号として先に提案した。
の集合で、論理セルの機能と結合パターンを生成し、こ
れらの文法ルールを染色体で表現することで、染色体の
長さを論理セルの数に依存しないようにすることを、例
えば特願平７−２３６５１２号として先に提案した。
【０００９】この先の提案においては、最初に、図１２
に示すように、所定の数の文法ルールを作成する。各文
法ルールは、左辺に１個のアルファベットを有し、右辺
に各要素がアルファベットである２×２行列を有する。
この文法ルールから遺伝子を作成し、遺伝子を所定の数
だけ連結したものを染色体とする。
に示すように、所定の数の文法ルールを作成する。各文
法ルールは、左辺に１個のアルファベットを有し、右辺
に各要素がアルファベットである２×２行列を有する。
この文法ルールから遺伝子を作成し、遺伝子を所定の数
だけ連結したものを染色体とする。
【００１０】例えば、図１２（ａ）のルール１を遺伝子
とする場合、ルール１は、ＡＯＣＨＬと表現される。従
って、例えば、図１２（ａ）のルール１、図１２（ｂ）
のルール２、および図１２（ｃ）のルール３を遺伝子で
表現し、これらの遺伝子で始まる染色体を記述すると、
図１３に示すように、ＡＯＣＨＬＦＫＨＬＫＨＴＱＪＴ
・・・となる。このようにして、所定の長さの染色体
を、所定の数作成する。
とする場合、ルール１は、ＡＯＣＨＬと表現される。従
って、例えば、図１２（ａ）のルール１、図１２（ｂ）
のルール２、および図１２（ｃ）のルール３を遺伝子で
表現し、これらの遺伝子で始まる染色体を記述すると、
図１３に示すように、ＡＯＣＨＬＦＫＨＬＫＨＴＱＪＴ
・・・となる。このようにして、所定の長さの染色体
を、所定の数作成する。
【００１１】次に、これらの文法ルールを利用して、Ｐ
ＬＤにおける論理セルの数Ｎに対応する大きさを有する
アルファベットの行列を生成する。例えば、図１４
（ａ）に示すように、最初に、１個のアルファベット
（Ｏ）を設定し、左辺にこのアルファベット（Ｏ）を有
する文法ルール、例えば、図１２（ｄ）に示すルール４
を適用して、アルファベット（Ｏ）を図１４（ｂ）に示
す２×２行列に変換する。次に、この２×２行列の各要
素Ｑ，Ｏ，Ｔ，およびＥに対して、左辺にこれらのアル
ファベットを有する文法ルール（図示せず）を適用する
ことで、この２×２行列を、図１４（ｃ）に示す４×４
行列に変換する。
ＬＤにおける論理セルの数Ｎに対応する大きさを有する
アルファベットの行列を生成する。例えば、図１４
（ａ）に示すように、最初に、１個のアルファベット
（Ｏ）を設定し、左辺にこのアルファベット（Ｏ）を有
する文法ルール、例えば、図１２（ｄ）に示すルール４
を適用して、アルファベット（Ｏ）を図１４（ｂ）に示
す２×２行列に変換する。次に、この２×２行列の各要
素Ｑ，Ｏ，Ｔ，およびＥに対して、左辺にこれらのアル
ファベットを有する文法ルール（図示せず）を適用する
ことで、この２×２行列を、図１４（ｃ）に示す４×４
行列に変換する。
【００１２】同様に、この４×４行列の各要素に文法ル
ールを適用すると、図１４（ｄ）に示す８×８行列にな
り、さらに、この行列の要素に文法ルールを適用する
と、図１４（ｅ）の１６×１６行列となる。このように
して、アルファベットの行列における行の数（＝列の
数）が、ＰＬＤにおける論理セルの数Ｎ以上になるま
で、行列の各成分に文法ルールを適用する。従って、所
定の数の文法ルールだけで、大規模なアルファベットの
行列を作成することができる。
ールを適用すると、図１４（ｄ）に示す８×８行列にな
り、さらに、この行列の要素に文法ルールを適用する
と、図１４（ｅ）の１６×１６行列となる。このように
して、アルファベットの行列における行の数（＝列の
数）が、ＰＬＤにおける論理セルの数Ｎ以上になるま
で、行列の各成分に文法ルールを適用する。従って、所
定の数の文法ルールだけで、大規模なアルファベットの
行列を作成することができる。
【００１３】例えば、論理セルの数が１６（Ｎ＝１６）
である場合、図１４（ｅ）に示す行列の大きさで充分で
あり、このアルファベットの行列を変換して、論理セル
の結合状態と、各論理セルが実行する機能を表す論理回
路結合行列を作成する。
である場合、図１４（ｅ）に示す行列の大きさで充分で
あり、このアルファベットの行列を変換して、論理セル
の結合状態と、各論理セルが実行する機能を表す論理回
路結合行列を作成する。
【００１４】論理回路結合行列の対角成分は、各論理セ
ルの機能を表し、論理回路結合行列の右上半分の成分
は、Ｎ個の論理セルの結合状態を表現する。例えば、論
理回路結合行列の第ｉ行、第ｊ列の成分をＡｉｊで表す
と、図１５に示すように、論理セルの機能が全部で６個
ある場合、対角成分Ａｉｉは、０乃至５の整数とされ、
第ｉ番目の論理セルの機能（ＡＮＤ論理演算、ＯＲ論理
演算など）を表現する。
ルの機能を表し、論理回路結合行列の右上半分の成分
は、Ｎ個の論理セルの結合状態を表現する。例えば、論
理回路結合行列の第ｉ行、第ｊ列の成分をＡｉｊで表す
と、図１５に示すように、論理セルの機能が全部で６個
ある場合、対角成分Ａｉｉは、０乃至５の整数とされ、
第ｉ番目の論理セルの機能（ＡＮＤ論理演算、ＯＲ論理
演算など）を表現する。
【００１５】また、非対角成分Ａｉｊは、０もしくは１
とし、第ｉ番目の論理セルと第ｊ番目の論理セルの結合
状態を表現する。Ａｉｊ＝１である場合、Ａｉｊは、第
ｉ番目の論理セルと第ｊ番目の論理セルが結合すること
を表し、Ａｉｊ＝０である場合、Ａｉｊは、これらの論
理セルが結合していないことを表す。従って、この行列
の右上半分の成分だけで結合状態を表現することができ
る。
とし、第ｉ番目の論理セルと第ｊ番目の論理セルの結合
状態を表現する。Ａｉｊ＝１である場合、Ａｉｊは、第
ｉ番目の論理セルと第ｊ番目の論理セルが結合すること
を表し、Ａｉｊ＝０である場合、Ａｉｊは、これらの論
理セルが結合していないことを表す。従って、この行列
の右上半分の成分だけで結合状態を表現することができ
る。
【００１６】次に、この論理回路結合行列の具体例につ
いて説明する。図１４（ｅ）に示すようなアルファベッ
トの行列から、この論理回路結合行列を作成するには、
例えば、アルファベットの行列の対角成分について、
Ａ，Ｂ，Ｃ，・・・のアルファベット順の文字を、０，
１，２，３，４，５，０，１，２，３，・・・と、０乃
至５のいずれかに変換し、非対角成分については、Ａ，
Ｂ，Ｃを０に、その他のアルファベットを１に変換す
る。これにより、図１４（ｅ）に示すアルファベットの
行列を、図１５に示す論理回路結合行列に変換すること
ができる。
いて説明する。図１４（ｅ）に示すようなアルファベッ
トの行列から、この論理回路結合行列を作成するには、
例えば、アルファベットの行列の対角成分について、
Ａ，Ｂ，Ｃ，・・・のアルファベット順の文字を、０，
１，２，３，４，５，０，１，２，３，・・・と、０乃
至５のいずれかに変換し、非対角成分については、Ａ，
Ｂ，Ｃを０に、その他のアルファベットを１に変換す
る。これにより、図１４（ｅ）に示すアルファベットの
行列を、図１５に示す論理回路結合行列に変換すること
ができる。
【００１７】このようにして、文法ルールの集合から論
理回路結合行列を生成し、この行列に従って、回路構成
（Ｎ個の論理セルの機能および結合状態）を決定する。
理回路結合行列を生成し、この行列に従って、回路構成
（Ｎ個の論理セルの機能および結合状態）を決定する。
【００１８】そして、ＰＬＤの回路構成を導出する文法
ルールの集合を染色体として、ＧＡに基づいて文法ルー
ル（染色体）を更新することで、回路構成を変化させて
いき、目的の信号を出力する論理回路を設計する。
ルールの集合を染色体として、ＧＡに基づいて文法ルー
ル（染色体）を更新することで、回路構成を変化させて
いき、目的の信号を出力する論理回路を設計する。
【００１９】上述した方法においては、論理回路の全域
を設計しているが、既に設計されている論理回路を文法
ルールの集合で表現し、その文法ルールの集合をすべて
の染色体に組み込むことで、その論理回路を、新たに設
計する論理回路の一部として利用することもできる。
を設計しているが、既に設計されている論理回路を文法
ルールの集合で表現し、その文法ルールの集合をすべて
の染色体に組み込むことで、その論理回路を、新たに設
計する論理回路の一部として利用することもできる。
【００２０】このような場合、先に、その論理回路を設
計したときに得られた、その論理回路を生成する文法ル
ールの集合を、新たに設計する論理回路に対応する染色
体に組み込む。
計したときに得られた、その論理回路を生成する文法ル
ールの集合を、新たに設計する論理回路に対応する染色
体に組み込む。
【００２１】
【発明が解決しようとする課題】しかしながら、上述し
た設計方法で設計されていない論理回路を新たに設計す
る論理回路の一部として利用する場合、利用する論理回
路に対応する文法ルールを導出する必要がある。
た設計方法で設計されていない論理回路を新たに設計す
る論理回路の一部として利用する場合、利用する論理回
路に対応する文法ルールを導出する必要がある。
【００２２】任意の論理回路から文法ルールを導出する
場合、最初に、その論理回路に対応する論理回路結合行
列を作成し、その論理回路結合行列から図１４に示すよ
うなアルファベットの行列を導出した後、そのアルファ
ベットの行列から文法ルールの集合を決定することが考
えられるが、論理回路結合行列からアルファベットの行
列への写像は、基本的に一意ではなく、さらに、アルフ
ァベットの行列から文法ルールの集合への写像も、基本
的に一意ではない。
場合、最初に、その論理回路に対応する論理回路結合行
列を作成し、その論理回路結合行列から図１４に示すよ
うなアルファベットの行列を導出した後、そのアルファ
ベットの行列から文法ルールの集合を決定することが考
えられるが、論理回路結合行列からアルファベットの行
列への写像は、基本的に一意ではなく、さらに、アルフ
ァベットの行列から文法ルールの集合への写像も、基本
的に一意ではない。
【００２３】従って、任意の論理回路から文法ルールを
導出することが困難であるという課題を有している。
導出することが困難であるという課題を有している。
【００２４】本発明は、このような状況に鑑みてなされ
たもので、論理回路に一意に対応するバイナリデシジョ
ンツリー（ＢＤＴ： Binary Decision Tree）で、その
論理回路を表現し、そのＢＤＴを生成するルールを染色
体とし、ＧＡに基づいて回路設計を行うことで、論理回
路の全域の設計は勿論のこと、既存の論理回路を利用す
る場合も、その既存の論理回路をＢＤＴに変換し、新た
な論理回路の染色体に組み込み、論理回路を設計できる
ようにするものである。
たもので、論理回路に一意に対応するバイナリデシジョ
ンツリー（ＢＤＴ： Binary Decision Tree）で、その
論理回路を表現し、そのＢＤＴを生成するルールを染色
体とし、ＧＡに基づいて回路設計を行うことで、論理回
路の全域の設計は勿論のこと、既存の論理回路を利用す
る場合も、その既存の論理回路をＢＤＴに変換し、新た
な論理回路の染色体に組み込み、論理回路を設計できる
ようにするものである。
【００２５】
【課題を解決するための手段】請求項１に記載の回路設
計装置は、動的に演算機能を変更して演算を行う演算手
段と、演算機能を表現するバイナリデシジョンツリーを
導出するルールを染色体とする遺伝的アルゴリズムに基
づいて、演算手段の出力が目的の出力に近づくように、
演算機能を変更する制御手段とを備えることを特徴とす
る。
計装置は、動的に演算機能を変更して演算を行う演算手
段と、演算機能を表現するバイナリデシジョンツリーを
導出するルールを染色体とする遺伝的アルゴリズムに基
づいて、演算手段の出力が目的の出力に近づくように、
演算機能を変更する制御手段とを備えることを特徴とす
る。
【００２６】請求項３に記載の回路設計方法は、動的に
演算機能を変更して演算を行う演算素子の演算機能を表
現するバイナリデシジョンツリーを導出するルールを染
色体とする遺伝的アルゴリズムに基づいて、演算の結果
が目的の値に近づくように、演算機能を変更することを
特徴とする。
演算機能を変更して演算を行う演算素子の演算機能を表
現するバイナリデシジョンツリーを導出するルールを染
色体とする遺伝的アルゴリズムに基づいて、演算の結果
が目的の値に近づくように、演算機能を変更することを
特徴とする。
【００２７】請求項１に記載の回路設計装置において
は、演算手段は、動的に演算機能を変更して演算を行
い、制御手段は、演算機能を表現するバイナリデシジョ
ンツリーを導出するルールを染色体とする遺伝的アルゴ
リズムに基づいて、演算手段の出力が目的の出力に近づ
くように、演算機能を変更する。
は、演算手段は、動的に演算機能を変更して演算を行
い、制御手段は、演算機能を表現するバイナリデシジョ
ンツリーを導出するルールを染色体とする遺伝的アルゴ
リズムに基づいて、演算手段の出力が目的の出力に近づ
くように、演算機能を変更する。
【００２８】請求項３に記載の回路設計方法において
は、動的に演算機能を変更して演算を行う演算素子の演
算機能を表現するバイナリデシジョンツリーを導出する
ルールを染色体とする遺伝的アルゴリズムに基づいて、
演算の結果が目的の値に近づくように、演算機能を変更
する。
は、動的に演算機能を変更して演算を行う演算素子の演
算機能を表現するバイナリデシジョンツリーを導出する
ルールを染色体とする遺伝的アルゴリズムに基づいて、
演算の結果が目的の値に近づくように、演算機能を変更
する。
【００２９】
【発明の実施の形態】図１は、本発明の回路設計装置の
一実施例の構成例を示している。この構成例は、ＰＬＤ
１（演算手段）を備える。ＰＬＤ１は、演算装置２（制
御手段）に接続され、演算装置２の制御信号に従って、
その回路構成を変更し、その回路構成で、ロボット１１
に制御信号を出力するようになされている。
一実施例の構成例を示している。この構成例は、ＰＬＤ
１（演算手段）を備える。ＰＬＤ１は、演算装置２（制
御手段）に接続され、演算装置２の制御信号に従って、
その回路構成を変更し、その回路構成で、ロボット１１
に制御信号を出力するようになされている。
【００３０】ロボット１１は、ＰＬＤ１から供給される
制御信号に従って、動作を行うようになされている。設
計者２１は、ロボット１１の動作を観察し、所定の評価
方法（評価関数）に従って、その動作の評価を行い、入
力装置３を操作して演算装置２に、その評価に対応する
入力を行う。
制御信号に従って、動作を行うようになされている。設
計者２１は、ロボット１１の動作を観察し、所定の評価
方法（評価関数）に従って、その動作の評価を行い、入
力装置３を操作して演算装置２に、その評価に対応する
入力を行う。
【００３１】演算装置２は、所定の数の染色体を保持
し、各染色体から、ＰＬＤ１の回路構成を導出して、制
御信号としてＰＬＤ１に出力するようになされている。
また、すべての染色体について、ロボット１１の動作と
設計者２１の評価が終了した後、演算装置２は、ＧＡに
基づいて、評価が高い動作を実現した回路構成に対応す
る染色体の子孫が次世代に多く残る確率を高くして、染
色体を更新するようになされている。
し、各染色体から、ＰＬＤ１の回路構成を導出して、制
御信号としてＰＬＤ１に出力するようになされている。
また、すべての染色体について、ロボット１１の動作と
設計者２１の評価が終了した後、演算装置２は、ＧＡに
基づいて、評価が高い動作を実現した回路構成に対応す
る染色体の子孫が次世代に多く残る確率を高くして、染
色体を更新するようになされている。
【００３２】図２は、ＰＬＤ１の構成例を示している。
この構成例は、複数の論理セル４１−１乃至４１−Ｎを
備える。これらの論理セル４１−１乃至４１−Ｎは、Ａ
ＮＤ論理演算、ＯＲ論理演算などの複数の基本的な論理
計算機能を有し、外部から供給される制御信号に従っ
て、動的に、実行する論理計算の種類を変更するように
なされている。
この構成例は、複数の論理セル４１−１乃至４１−Ｎを
備える。これらの論理セル４１−１乃至４１−Ｎは、Ａ
ＮＤ論理演算、ＯＲ論理演算などの複数の基本的な論理
計算機能を有し、外部から供給される制御信号に従っ
て、動的に、実行する論理計算の種類を変更するように
なされている。
【００３３】論理セル４１−１乃至４１−Ｎは、どの論
理セル同士でも結合することができるようになされてお
り、それぞれの論理セル間を結合するか否かは、外部か
ら供給される制御信号で決定される。論理セル間を結合
する場合は、結合スイッチ４２−１乃至４２−Ｍのうち
の対応する結合スイッチをオンにする。例えば、論理セ
ル４１−Ｎと論理セル４１−１とを結合する場合、結合
スイッチ４２−１をオンにする。
理セル同士でも結合することができるようになされてお
り、それぞれの論理セル間を結合するか否かは、外部か
ら供給される制御信号で決定される。論理セル間を結合
する場合は、結合スイッチ４２−１乃至４２−Ｍのうち
の対応する結合スイッチをオンにする。例えば、論理セ
ル４１−Ｎと論理セル４１−１とを結合する場合、結合
スイッチ４２−１をオンにする。
【００３４】図３は、演算装置２の構成例を示してい
る。この構成例は、ＣＰＵ６１を備え、このＣＰＵ６１
は、ＲＯＭ６２に記憶されているプログラムに従って、
各種処理、例えば、ＧＡのプログラムに従って、設計者
２１が入力装置３を操作して入力するロボットの動作の
評価に応じて、ＰＬＤ１の新たな回路構成を算出するよ
うになされている。ＲＡＭ６３は、ＣＰＵ６１が各種処
理をする上において必要なデータ、プログラムなどを適
宜記憶するようになされている。
る。この構成例は、ＣＰＵ６１を備え、このＣＰＵ６１
は、ＲＯＭ６２に記憶されているプログラムに従って、
各種処理、例えば、ＧＡのプログラムに従って、設計者
２１が入力装置３を操作して入力するロボットの動作の
評価に応じて、ＰＬＤ１の新たな回路構成を算出するよ
うになされている。ＲＡＭ６３は、ＣＰＵ６１が各種処
理をする上において必要なデータ、プログラムなどを適
宜記憶するようになされている。
【００３５】設計者２１が入力したロボット１１の動作
の評価は、入力装置３からインターフェース６４を介し
て入力される。また、ＰＬＤ１に対する制御信号の出力
も、インターフェース６４を介して行われる。
の評価は、入力装置３からインターフェース６４を介し
て入力される。また、ＰＬＤ１に対する制御信号の出力
も、インターフェース６４を介して行われる。
【００３６】次に、図４のフローチャートを参照して、
上記実施例の動作を説明する。
上記実施例の動作を説明する。
【００３７】最初にステップＳ１において、演算装置２
は、所定の数のルールを発生させる。図５に示すよう
に、各ルールは、左辺に１個のアルファベットを有し、
右辺に、２個のアルファベットもしくは数字（１または
０）を有する。演算装置２は、これらのルールから、図
６に示すような染色体を作成する。このようにして、演
算装置２は、所定の数のルールを染色体毎に発生し、所
定の数の初期染色体を生成する。
は、所定の数のルールを発生させる。図５に示すよう
に、各ルールは、左辺に１個のアルファベットを有し、
右辺に、２個のアルファベットもしくは数字（１または
０）を有する。演算装置２は、これらのルールから、図
６に示すような染色体を作成する。このようにして、演
算装置２は、所定の数のルールを染色体毎に発生し、所
定の数の初期染色体を生成する。
【００３８】例えば、図５に示すルール１は、左辺が
「Ａ」、右辺が「ＢＣ」であるので、「ＡＢＣ」とコー
ディングされる。同様に、左辺が「Ｂ」、右辺が「Ｄ
Ｅ」であるルール２は、「ＢＤＥ」とコーディングされ
る。このようにして、各ルールをそれぞれコーディング
し、連結すると、図６に示すように、ＡＢＣＢＤＥ・・
・という染色体が作成される。
「Ａ」、右辺が「ＢＣ」であるので、「ＡＢＣ」とコー
ディングされる。同様に、左辺が「Ｂ」、右辺が「Ｄ
Ｅ」であるルール２は、「ＢＤＥ」とコーディングされ
る。このようにして、各ルールをそれぞれコーディング
し、連結すると、図６に示すように、ＡＢＣＢＤＥ・・
・という染色体が作成される。
【００３９】次に、ステップＳ２において、演算装置２
は、染色体を翻訳し、ＰＬＤ１の回路構成を更新する。
は、染色体を翻訳し、ＰＬＤ１の回路構成を更新する。
【００４０】染色体から回路構成を導出する場合、ま
ず、染色体を各ルールに分解する。例えば、図６に示す
染色体を分解すると、図５に示すようなルールの集合と
なる。
ず、染色体を各ルールに分解する。例えば、図６に示す
染色体を分解すると、図５に示すようなルールの集合と
なる。
【００４１】そして、このルールの集合により、ＢＤＴ
を作成する。ＢＤＴの作成においては、図７に示すよう
に、最初に、ルール１より、図７（ａ）に示すような
「Ｂ」および「Ｃ」の枝を有する木が得られる。次に、
この「Ｂ」および「Ｃ」にルール２およびルール３を適
用すると、図７（ｂ）に示すような木が得られる。さら
に、図７（ｂ）の「Ｄ」および「Ｅ」にルール４および
ルール５を適用すると、図７（ｃ）に示すようなＢＤＴ
が作成される。
を作成する。ＢＤＴの作成においては、図７に示すよう
に、最初に、ルール１より、図７（ａ）に示すような
「Ｂ」および「Ｃ」の枝を有する木が得られる。次に、
この「Ｂ」および「Ｃ」にルール２およびルール３を適
用すると、図７（ｂ）に示すような木が得られる。さら
に、図７（ｂ）の「Ｄ」および「Ｅ」にルール４および
ルール５を適用すると、図７（ｃ）に示すようなＢＤＴ
が作成される。
【００４２】このようにして作成されたＢＤＴは、真理
値表に対応しており、例えば、図７（ｃ）に示すＢＤＴ
は、図８に示す真理値表に対応し、図７（ｃ）のＢＤＴ
において、Ａが０、Ｂが０、Ｃが１、Ｄが１、Ｅが１で
ある場合、出力は０であり、図８の真理値表においても
出力が０である。
値表に対応しており、例えば、図７（ｃ）に示すＢＤＴ
は、図８に示す真理値表に対応し、図７（ｃ）のＢＤＴ
において、Ａが０、Ｂが０、Ｃが１、Ｄが１、Ｅが１で
ある場合、出力は０であり、図８の真理値表においても
出力が０である。
【００４３】演算装置２は、染色体からＢＤＴを作成
し、そのＢＤＴに従ってＰＬＤ１の回路構成を設定す
る。
し、そのＢＤＴに従ってＰＬＤ１の回路構成を設定す
る。
【００４４】次にステップＳ３において、ＰＬＤ１は、
ステップＳ２で設定した論理回路に従って、ロボット１
１を動作させる。このロボット１１の動作を観察した設
計者２１は、ステップＳ４において、その動作を所定の
評価方法に従って評価し、入力装置３を操作して、その
評価を演算装置２に入力する。
ステップＳ２で設定した論理回路に従って、ロボット１
１を動作させる。このロボット１１の動作を観察した設
計者２１は、ステップＳ４において、その動作を所定の
評価方法に従って評価し、入力装置３を操作して、その
評価を演算装置２に入力する。
【００４５】ステップＳ５において、演算装置２は、設
計者２１が入力した評価から、設計者２１が満足する動
作をロボット１１が行ったか否かを判断し、設計者２１
が満足する動作を行った場合は、処理を終了し、設計者
２１が満足していない場合、ステップＳ６に進む。
計者２１が入力した評価から、設計者２１が満足する動
作をロボット１１が行ったか否かを判断し、設計者２１
が満足する動作を行った場合は、処理を終了し、設計者
２１が満足していない場合、ステップＳ６に進む。
【００４６】ステップＳ６においては、すべての染色体
に対応して、ロボット１１を動作させたか否かを判断
し、すべての染色体によりロボット１１を動作させ終わ
るまで、ステップＳ２乃至ステップＳ５の処理を繰り返
し、これらの処理が終了した後、ステップＳ７に進む。
に対応して、ロボット１１を動作させたか否かを判断
し、すべての染色体によりロボット１１を動作させ終わ
るまで、ステップＳ２乃至ステップＳ５の処理を繰り返
し、これらの処理が終了した後、ステップＳ７に進む。
【００４７】そして、ステップＳ７において、演算装置
２は、各染色体に対するロボット１１の動作に対する設
計者２１の評価から、ＧＡに基づいて、選択処理、交叉
処理、突然変異処理の３つの処理を行い、次世代の染色
体を生成する。
２は、各染色体に対するロボット１１の動作に対する設
計者２１の評価から、ＧＡに基づいて、選択処理、交叉
処理、突然変異処理の３つの処理を行い、次世代の染色
体を生成する。
【００４８】選択処理においては、染色体の集団の中か
ら、設計者２１の評価に比例した確率で染色体を選択し
て、染色体のペアをつくる。従って、評価の高い（ロボ
ット１１の動作を実現する）染色体に対して、多くのペ
アをつくる確率が高くなり、次世代に多くの子孫を残す
確率が高くなる。
ら、設計者２１の評価に比例した確率で染色体を選択し
て、染色体のペアをつくる。従って、評価の高い（ロボ
ット１１の動作を実現する）染色体に対して、多くのペ
アをつくる確率が高くなり、次世代に多くの子孫を残す
確率が高くなる。
【００４９】交叉処理においては、選択処理で選択され
た各ペアに対して、乱数で２つの染色体を交叉する場所
を決定し、その桁以降のすべての桁の値を、２個の染色
体の間で交換する。例えば、左から４桁目で染色体ＡＯ
ＣＨＬＦＫＨＬＫ・・・と染色体ＢＴＴＤＴＣＤＭＴＰ
・・・を交叉させる場合、染色体ＢＴＴＤＬＦＫＨＬＫ
・・・と、染色体ＡＯＣＨＴＣＤＭＴＰ・・・の２個の
染色体がつくられる。
た各ペアに対して、乱数で２つの染色体を交叉する場所
を決定し、その桁以降のすべての桁の値を、２個の染色
体の間で交換する。例えば、左から４桁目で染色体ＡＯ
ＣＨＬＦＫＨＬＫ・・・と染色体ＢＴＴＤＴＣＤＭＴＰ
・・・を交叉させる場合、染色体ＢＴＴＤＬＦＫＨＬＫ
・・・と、染色体ＡＯＣＨＴＣＤＭＴＰ・・・の２個の
染色体がつくられる。
【００５０】突然変異処理は、染色体において、乱数で
決定した桁のアルファベットを変化させるもので、次世
代の染色体をつくるとき、ある一定の低い確率で行われ
る。突然変異処理を行う場合は、変化させる桁を乱数を
用いて決定し、その桁のアルファベットを変更する。例
えば、染色体ＪＦＡＩＥＭＪＥＣＰにおいて、左から３
桁目（アルファベットＡ）で突然変異が起きた場合、処
理後の染色体は、例えば、ＪＦＢＩＥＭＪＥＣＰとな
る。
決定した桁のアルファベットを変化させるもので、次世
代の染色体をつくるとき、ある一定の低い確率で行われ
る。突然変異処理を行う場合は、変化させる桁を乱数を
用いて決定し、その桁のアルファベットを変更する。例
えば、染色体ＪＦＡＩＥＭＪＥＣＰにおいて、左から３
桁目（アルファベットＡ）で突然変異が起きた場合、処
理後の染色体は、例えば、ＪＦＢＩＥＭＪＥＣＰとな
る。
【００５１】次世代の染色体を生成した後、ステップＳ
２に戻り、ステップＳ２乃至ステップＳ７の処理を、ス
テップＳ５において設計者２１が、ロボットの動作に満
足するまで繰り返す。
２に戻り、ステップＳ２乃至ステップＳ７の処理を、ス
テップＳ５において設計者２１が、ロボットの動作に満
足するまで繰り返す。
【００５２】以上のようにして、ＰＬＤ１の回路構成に
対応するＢＤＴを導出するルールの集合を染色体とし
て、ＧＡに基づいて、それらのルール（染色体）を更新
することで、目的の信号を出力する論理回路を設計す
る。
対応するＢＤＴを導出するルールの集合を染色体とし
て、ＧＡに基づいて、それらのルール（染色体）を更新
することで、目的の信号を出力する論理回路を設計す
る。
【００５３】なお、上記実施例において、既存の論理回
路を新たに設計する論理回路に組み込む場合、最初に、
その論理回路の真理値表を作成し、その真理値表に一意
に対応するＢＤＴを作成する。そして、そのＢＤＴを、
新たに設計する論理回路のＢＤＴに、サブツリーとして
組み込むことで、既存の論理回路を容易に利用すること
ができる。
路を新たに設計する論理回路に組み込む場合、最初に、
その論理回路の真理値表を作成し、その真理値表に一意
に対応するＢＤＴを作成する。そして、そのＢＤＴを、
新たに設計する論理回路のＢＤＴに、サブツリーとして
組み込むことで、既存の論理回路を容易に利用すること
ができる。
【００５４】図９は、ＦＰＧＡを有する機能セルを複数
個結合したＰＬＤを示している。
個結合したＰＬＤを示している。
【００５５】このＰＬＤにおいては、機能セル８１−１
乃至８１−Ｌは、図１０に示すように、ＦＰＧＡ１０１
と自己テスト回路１０２を有し、ＦＰＧＡ１０１は、隣
接する機能セルのＦＰＧＡに接続され、自己テスト回路
１０２は、ＦＰＧＡ１０１の機能をチェックし、ＦＰＧ
Ａ１０１に異常（故障など）が発生した場合、その状況
に対応する信号を制御回路８２に供給するようになされ
ている。
乃至８１−Ｌは、図１０に示すように、ＦＰＧＡ１０１
と自己テスト回路１０２を有し、ＦＰＧＡ１０１は、隣
接する機能セルのＦＰＧＡに接続され、自己テスト回路
１０２は、ＦＰＧＡ１０１の機能をチェックし、ＦＰＧ
Ａ１０１に異常（故障など）が発生した場合、その状況
に対応する信号を制御回路８２に供給するようになされ
ている。
【００５６】メモリ８３は、すべての機能セル８１−１
乃至８１−Ｌの回路構成に対応するデータを記憶するよ
うになされている。
乃至８１−Ｌの回路構成に対応するデータを記憶するよ
うになされている。
【００５７】制御回路８２は、演算装置２から供給され
る回路構成のデータをメモリ８３に記憶させ、そのデー
タに従って、所定の回路構成になるように、各機能セル
８１−１乃至８１−Ｌを制御するようになされている。
また、機能セル８１−１乃至８１−ＬのＦＰＧＡ１０１
が故障した場合、制御回路８２は、メモリ８３から回路
構成に対応するデータを読み出し、残りの正常な機能セ
ルで所定の回路構成を実現するように機能セルの接続を
変更させるようになされている。
る回路構成のデータをメモリ８３に記憶させ、そのデー
タに従って、所定の回路構成になるように、各機能セル
８１−１乃至８１−Ｌを制御するようになされている。
また、機能セル８１−１乃至８１−ＬのＦＰＧＡ１０１
が故障した場合、制御回路８２は、メモリ８３から回路
構成に対応するデータを読み出し、残りの正常な機能セ
ルで所定の回路構成を実現するように機能セルの接続を
変更させるようになされている。
【００５８】次に、ＦＰＧＡが故障し、回路構成を変更
するときのＰＬＤの動作を説明する。
するときのＰＬＤの動作を説明する。
【００５９】例えば、機能セル８１−１乃至８１−（Ｌ
−１）により所定の出力が得られる場合において、機能
セル８１−ｉのＦＰＧＡ１０１に故障が生じたとき、自
己テスト回路１０２は、それを検出し、それに対応する
信号を制御回路８２に出力する。
−１）により所定の出力が得られる場合において、機能
セル８１−ｉのＦＰＧＡ１０１に故障が生じたとき、自
己テスト回路１０２は、それを検出し、それに対応する
信号を制御回路８２に出力する。
【００６０】制御回路８２は、その信号を受け取ると、
メモリ８３から回路構成のデータを読み出し、所定の出
力が得られるように、故障したＦＰＧＡを有する機能セ
ル８１−ｉを除いた機能セル８１−１乃至８１−（ｉ−
１）および８１−（ｉ＋１）乃至８１−（Ｌ−１）を制
御して、回路構成を変更する。このとき、必要ならば、
制御回路８２は、故障する前に使用していなかった機能
セル８１−Ｌを制御し、回路に組み込むこともできる。
メモリ８３から回路構成のデータを読み出し、所定の出
力が得られるように、故障したＦＰＧＡを有する機能セ
ル８１−ｉを除いた機能セル８１−１乃至８１−（ｉ−
１）および８１−（ｉ＋１）乃至８１−（Ｌ−１）を制
御して、回路構成を変更する。このとき、必要ならば、
制御回路８２は、故障する前に使用していなかった機能
セル８１−Ｌを制御し、回路に組み込むこともできる。
【００６１】図１に示す本実施例におけるＰＬＤ１に、
このような、自己修復可能なＰＬＤを使用し、フォルト
トレラント（Fault Tolerant）な論理回路を作成するこ
ともできる。また、演算装置２が制御回路８２にＧＡの
染色体を供給するようにし、制御回路８２がその染色体
を翻訳し、機能セル８１−１乃至８１−Ｌの回路構成の
導出を行うようにすることもできる。
このような、自己修復可能なＰＬＤを使用し、フォルト
トレラント（Fault Tolerant）な論理回路を作成するこ
ともできる。また、演算装置２が制御回路８２にＧＡの
染色体を供給するようにし、制御回路８２がその染色体
を翻訳し、機能セル８１−１乃至８１−Ｌの回路構成の
導出を行うようにすることもできる。
【００６２】なお、上記実施例においては、論理回路を
ＢＤＴに対応させているが、このＢＤＴは、サブツリー
を共通化したＢＤＤ（Binary Decision Diagram）を含
むものとする。例えば図７（ｃ）のＢＤＴをＢＤＤで表
すと、図１１に示すようになり、「Ｅ」のサブツリーが
共通化されている。
ＢＤＴに対応させているが、このＢＤＴは、サブツリー
を共通化したＢＤＤ（Binary Decision Diagram）を含
むものとする。例えば図７（ｃ）のＢＤＴをＢＤＤで表
すと、図１１に示すようになり、「Ｅ」のサブツリーが
共通化されている。
【００６３】以上の実施例においては、ロボット１１の
制御回路を設計したが、一般の論理回路の設計にも、本
発明を適用することができる。
制御回路を設計したが、一般の論理回路の設計にも、本
発明を適用することができる。
【００６４】
【発明の効果】以上のように、請求項１に記載の回路設
計装置および請求項３に記載の回路設計方法によれば、
演算機能を表現するバイナリデシジョンツリーを導出す
るルールを染色体とする遺伝的アルゴリズムに基づい
て、演算の結果が目的の値に近づくように、演算機能を
変更するようにしたので、回路設計に既存の論理回路を
利用する場合、容易に既存の論理回路を組み込んで論理
回路を設計することができる。
計装置および請求項３に記載の回路設計方法によれば、
演算機能を表現するバイナリデシジョンツリーを導出す
るルールを染色体とする遺伝的アルゴリズムに基づい
て、演算の結果が目的の値に近づくように、演算機能を
変更するようにしたので、回路設計に既存の論理回路を
利用する場合、容易に既存の論理回路を組み込んで論理
回路を設計することができる。
【図１】本発明の回路設計装置の一実施例の構成例を示
すブロック図である。
すブロック図である。
【図２】図１の実施例におけるＰＬＤ１の構成例を示す
ブロック図である。
ブロック図である。
【図３】図１の実施例における演算装置２の構成例を示
すブロック図である。
すブロック図である。
【図４】図１の実施例の動作を説明するフローチャート
である。
である。
【図５】ＢＤＴを生成するルールの一例を示す図であ
る。
る。
【図６】図５に示すルールによる染色体の一例を示す図
である。
である。
【図７】図５のルールよりＢＤＴを生成する様子を示す
図である。
図である。
【図８】ＢＤＴに対応する真理値表の一例を示す図であ
る。
る。
【図９】自己修復可能なＰＬＤの構成例を示すブロック
図である。
図である。
【図１０】図１０の機能セルの構成例を示すブロック図
である。
である。
【図１１】ＢＤＤの一例を示す図である。
【図１２】従来の方法における、遺伝子を構成する文法
ルールの例を示す図である。
ルールの例を示す図である。
【図１３】従来の方法において用いられる染色体の一例
を示す図である。
を示す図である。
【図１４】従来の方法において、所定の大きさのアルフ
ァベットの行列を作成する様子を示す図である。
ァベットの行列を作成する様子を示す図である。
【図１５】従来の方法における論理回路結合行列の一例
を示す図である。
を示す図である。
１ ＰＬＤ ２ 演算装置 ３ 入力装置 １１ ロボット ４１−１乃至４１−Ｎ 論理セル ４２−１乃至４１−Ｍ 結合スイッチ ８１−１乃至８１−Ｌ 機能セル ８２ 制御回路 ８３ メモリ １０１ ＦＰＧＡ １０２ 自己テスト回路
Claims (3)
- 【請求項１】 動的に演算機能を変更して演算を行う演
算手段と、 前記演算機能を表現するバイナリデシジョンツリーを導
出するルールを染色体とする遺伝的アルゴリズムに基づ
いて、前記演算手段の出力が目的の出力に近づくよう
に、前記演算機能を変更する制御手段とを備えることを
特徴とする回路設計装置。 - 【請求項２】 前記演算手段は、自らの故障を検出し、
故障した部分を除く、残りの正常な部分で前記演算機能
を維持することを特徴とする請求項１に記載の回路設計
装置。 - 【請求項３】 動的に演算機能を変更して演算を行う演
算素子の前記演算機能を表現するバイナリデシジョンツ
リーを導出するルールを染色体とする遺伝的アルゴリズ
ムに基づいて、前記演算の結果が目的の値に近づくよう
に、前記演算機能を変更することを特徴とする回路設計
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7334444A JPH09179894A (ja) | 1995-12-22 | 1995-12-22 | 回路設計装置および方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7334444A JPH09179894A (ja) | 1995-12-22 | 1995-12-22 | 回路設計装置および方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09179894A true JPH09179894A (ja) | 1997-07-11 |
Family
ID=18277462
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7334444A Abandoned JPH09179894A (ja) | 1995-12-22 | 1995-12-22 | 回路設計装置および方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09179894A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010095569A (ko) * | 2000-04-11 | 2001-11-07 | 장병탁 | 프로세스 분할을 이용한 유전자 프로그래밍법 및 그이용시스템 |
| JP2008517736A (ja) * | 2004-10-29 | 2008-05-29 | ゼネラル・エレクトリック・カンパニイ | センサ素子の再構成可能なアレイのための最適化スイッチング構成 |
| JP2009104403A (ja) * | 2007-10-23 | 2009-05-14 | Ip Flex Kk | 再構成ユニットによる解探索の方法およびデータ処理装置 |
| CN107563653A (zh) * | 2017-09-08 | 2018-01-09 | 中国人民解放军国防科技大学 | 一种多机器人全覆盖任务分配方法 |
-
1995
- 1995-12-22 JP JP7334444A patent/JPH09179894A/ja not_active Abandoned
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010095569A (ko) * | 2000-04-11 | 2001-11-07 | 장병탁 | 프로세스 분할을 이용한 유전자 프로그래밍법 및 그이용시스템 |
| JP2008517736A (ja) * | 2004-10-29 | 2008-05-29 | ゼネラル・エレクトリック・カンパニイ | センサ素子の再構成可能なアレイのための最適化スイッチング構成 |
| JP2009104403A (ja) * | 2007-10-23 | 2009-05-14 | Ip Flex Kk | 再構成ユニットによる解探索の方法およびデータ処理装置 |
| CN107563653A (zh) * | 2017-09-08 | 2018-01-09 | 中国人民解放军国防科技大学 | 一种多机器人全覆盖任务分配方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20051104 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20051115 |
|
| A762 | Written abandonment of application |
Free format text: JAPANESE INTERMEDIATE CODE: A762 Effective date: 20060106 |