KR100431994B1 - DRAM refresh controller with improved pulse generator - Google Patents
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Abstract
본 발명은 센스 앰프를 활성화하고 안정화 상태로 전이하는데 걸리는 시간(tRAS), 센스 앰프를 비활성화 하여 대기 상태로 전이하는데 걸리는 시간(tRP)을 고려하여 콘트롤러를 구성하여 리프레쉬 효율을 높인 개선된 펄스 생성기를 사용한 디램 리프레쉬 콘트롤러에 관한 것으로, 리프레쉬 신호(refresh)을 반전하는 인버터(INV0);반전된 리프레쉬 신호(refb)와 피드백되는 펄스 신호(pulse_b)를 NAND 연산하여 로우 액티브 신호(row_act)를 출력하는 제 1 NAND 게이트(NAND1);서로 다른 지연 시간을 갖고 순차적으로 연결 구성되어 로우 액티브 신호(row_act)를 일정 시간씩(delay=d1,d2,d3) 지연 출력하는 제 1,2,3 시간 지연 회로와, 상기 각각의 제 1,2,3 지연 신호(d1)(d2)(d3)를 NAND 연산하는 제 3 NAND 게이트(NAND3)와, 상기 제 3 NAND 게이트(NAND3)의 출력 신호(d123_b)와 로우 액티브 신호 (row_act)를 NAND 연산하여 펄스 신호(pulse_b)를 출력하는 제 2 NAND 게이트 (NAND2)로 펄스 생성기가 구성되어,상기 제 3 NAND 게이트(NAND3)의 출력 신호 (d123_b)가 Low 레벨을 유지하는 시간 간격 그리고 펄스 신호(pulse_b)가 High 레벨을 유지하는 시간 간격이 제 1 지연 신호(d1)에 의해 결정된다.According to the present invention, the controller is configured in consideration of the time taken to activate the sense amplifier and transition to the stabilized state (tRAS) and the time taken to deactivate the sense amplifier and transition to the standby state (tRP). A DRAM refresh controller, comprising: an inverter (INV0) for inverting a refresh signal (refresh); an NAND operation of an inverted refresh signal (refb) and a pulse signal (pulse_b) fed back to output a low active signal (row_act) 1 NAND gate (NAND1); and the first, second, and third time delay circuits configured to be sequentially connected with different delay times to delay-output the low active signal row_act by a predetermined time (delay = d1, d2, d3). And a third NAND gate NAND3 performing NAND operation on each of the first, second, and third delay signals d1, d2, and d3, and an output signal d123_b of the third NAND gate NAND3 and a low row. Active signal (row A pulse generator is configured by a second NAND gate NAND2 that outputs a pulse signal pulse_b by NAND operation _act, and a time interval during which the output signal d123_b of the third NAND gate NAND3 maintains a low level. The time interval at which the pulse signal pulse_b maintains the high level is determined by the first delay signal d1.
Description
본 발명은 반도체 메모리에 관한 것으로, 구체적으로 센스 앰프를 활성화하고 안정화 상태로 전이하는데 걸리는 시간(tRAS), 센스 앰프를 비활성화 하여 대기 상태로 전이하는데 걸리는 시간(tRP)을 고려하여 콘트롤러를 구성하여 리프레쉬 효율을 높인 개선된 펄스 생성기를 사용한 디램 리프레쉬 콘트롤러에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory. Specifically, the controller is configured and refreshed in consideration of the time required for activating the sense amplifier and transitioning to the stabilized state (tRAS), and the time taken to deactivate the sense amplifier and transitioning to the standby state (tRP). The present invention relates to a DRAM refresh controller using an improved pulse generator with improved efficiency.
DRAM에서 셀 데이터의 보존을 기하기 위해 일정한 시간 간격을 두고 리프레쉬를 해주어야 하는데, 이를 제어하는 콘트롤러의 성능에 의해 리프레쉬 효율이 결정된다.In order to preserve cell data in DRAM, refreshing should be performed at regular time intervals. The refresh efficiency is determined by the controller's performance.
이하에서 종래 기술의 DRAM 리프레쉬 동작 및 리프레쉬 콘트롤러에 관하여 설명한다.Hereinafter, a DRAM refresh operation and a refresh controller of the related art will be described.
도 1은 종래 기술의 리프레쉬 콘트롤러의 구성도이다.1 is a block diagram of a refresh controller of the prior art.
그리고 도 2는 종래 기술에서 tRC의 간격으로 리프레쉬 명령이 입력되어 오류가 없는 경우의 동작 타이밍도이고, 도 3은 종래 기술에서 최소의 tRC의 간격으로 리프레쉬 명령이 입력되어 오류가 발생하는 경우의 동작 타이밍도이다.2 is an operation timing diagram when a refresh command is input at intervals of tRC in the prior art and there is no error, and FIG. 3 is an operation timing when a refresh command is input at intervals of minimum tRC in the prior art and an error occurs. Timing diagram.
디램에서 사용되는 리프레쉬는 통상적으로 각 리프레쉬 사이클 마다 상당한 간격을 가지고 진행되지만 필요에 따라서는 리프레쉬의 간격을 좁게하여 연속적으로 리프레쉬를 진행해야 할 경우도 있다.The refresh used in the DRAM is usually performed at a considerable interval for each refresh cycle. However, there may be cases where the refresh is performed continuously by narrowing the refresh interval as necessary.
특히 고속 동작이 요구되는 최근에는 연속적으로 리프레쉬를 진행하는 경우, 하나의 리프레쉬가 끝날 때 까지의 시간을 줄이는 것이 중요한 문제가 된다.In particular, in the case where refreshing is continuously performed in recent years when high speed operation is required, it is important to reduce the time until the completion of one refresh.
종래 기술의 리프레쉬 콘트롤러는 리프레쉬 신호(refresh)을 반전하는 인버터(INV0)와, 반전된 리프레쉬 신호(refb)와 펄스 생성 회로(11)에서 피드백되는 펄스 신호(pulse_b)를 NAND 연산하여 로우 액티브 신호(row_act)를 출력하는 NAND 게이트(NAND1)와, 상기 펄스 생성 회로(11)내에 구성되어 로우 액티브 신호(row_act)를 일정 시간(delay=d0) 지연하는 시간 지연 회로(12)와, 상기 시간 지연 회로(12)의 지연 신호(d0)를 반전하는 인버터(INV1)와, 상기 인버터(INV1)의 반전 신호(d0_b)와 로우 액티브 신호(row_act)를 NAND 연산하여 피드백되는 펄스 신호(pulse_b)를 출력하는 NAND 게이트(NAND2)로 구성된다.The refresh controller of the prior art performs an NAND operation on the inverter INV0 for inverting the refresh signal refresh, the inverted refresh signal refb, and the pulse signal pulse_b fed back from the pulse generation circuit 11 to perform a low active signal ( a NAND gate NAND1 for outputting row_act, a time delay circuit 12 configured in the pulse generation circuit 11 to delay a low active signal row_act for a predetermined time (delay = d0), and the time delay circuit. NAND operation of the inverter INV1 for inverting the delay signal d0 of (12), the inverted signal d0_b and the low active signal row_act of the inverter INV1, and outputting a feedback pulse signal pulse_b. It consists of a NAND gate (NAND2).
이와 같은 리프레쉬 콘트롤러의 경우 일반적으로 리프레쉬 명령이 들어온 시점부터 내부적으로 상당히 긴 길이의 펄스를 만들어 내어 이 펄스에 의해 리프레쉬를 시작하고 끝낸다.In the case of such a refresh controller, a pulse of a long length is generally generated internally from the time the refresh command is input, and the refresh controller starts and ends the refresh by this pulse.
리프레쉬를 시작한다는 것은 리프레쉬를 하고자하는 워드라인을 액티브 상태로 전이시켜 비트라인 센스 앰프를 동작시키는 것을 말하고, 리프레쉬를 끝내는 것은 이 비트 라인 센스 앰프를 비활성화 상태로 즉, 최초와 같은 대기 상태로 전이시켜 다음 명령을 기다리게 하는 것을 말한다.Initiating a refresh means to transfer the wordline to be refreshed to the active state and to operate the bitline sense amplifier. To finish the refresh, the bitline sense amplifier is deactivated, that is, to the initial standby state. It means to wait for the next command.
그런데 비트라인 센스 앰프를 동작시키는 데까지의 시간과 이를 비활성화하는데 까지의 시간은 사용자 임의로 정의할 수 있는 것이 아니라 디램 회로의 특성과 관련되어 오류없이 동작할 수 있도록 어느 정도 충분히 긴 시간이 필요하며, 활성화시키는 시간과 비활성화 시키는 시간은 대개의 경우 같지 않다.However, the time to operate the bit line sense amplifier and the time to deactivate it are not user-definable, but require a sufficiently long time to operate without error in relation to the characteristics of the DRAM circuit. The time to do and the time to deactivate is usually not the same.
종래 기술의 리프레쉬 콘트롤러에서 사용되는 펄스 생성기의 경우 활성화/비할성화의 시간이 비대칭으로 그 차이가 클 때는 디램 회로의 특성상 필요한 최소의 리프레쉬 사이클 간격으로 리프레쉬를 진행할 경우 도 3에서와 같이, 오류가 발생할 가능성을 갖고 있다.(도 3에서 d0_b가 Low 레벨인 경우 pulse_b는 반드시 High 레벨이어야 한다.)In the case of the pulse generator used in the refresh controller of the prior art, when the time of activation / deactivation is asymmetric and the difference is large, an error may occur when the refresh is performed at the minimum refresh cycle interval required due to the characteristics of the DRAM circuit. (If d0_b is at a low level in Fig. 3, pulse_b must be at a high level.)
이하에서는 디램에서 비트라인 센스 앰프를 활성화하고 안정한 상태로 전이하는데 걸리는 시간을 tRAS라 하고, 비트라인 센스 앰프를 비활성화하여 초기와 같은 대기 상태로 전이하는데 걸리는 시간을 tRP라 한다.Hereinafter, the time it takes for the DRAM to activate the bit line sense amplifier and transition to a stable state is referred to as tRAS, and the time taken for the bit line sense amplifier to be inactivated and transitioned to the initial standby state is referred to as tRP.
그리고 tRAS는 원래의 RAS 사이클 타임, tRP는 원래의 RAS 프리쟈지 타임, tRAS와 tRP를 합한 값을 tRC라 하고, tRC는 원래 리프레쉬 사이클 타임이다.TRAS is the original RAS cycle time, tRP is the original RAS pre-jaggie time, the sum of tRAS and tRP is tRC, and tRC is the original refresh cycle time.
그리고 디램 회로의 특성상 최소한도로 필요한 tRAS, tRP, tRC의 값을 min tRAS, min tRP, min tRC라 한다.The minimum tRAS, tRP, and tRC values required for the characteristics of the DRAM circuit are referred to as min tRAS, min tRP, and min tRC.
도 1은 일반적인 펄스 생성기를 이용하여 구성한 간단한 디램 리프레쉬 콘트롤러의 한 예를 나타낸 것으로, 이 경우는 리프레쉬를 지시하는 신호가 짧은 펄스로 입력되는 경우를 상정한 것이다.FIG. 1 shows an example of a simple DRAM refresh controller constructed using a general pulse generator. In this case, it is assumed that a signal for instructing refresh is input by a short pulse.
row_act는 내부적으로 발생하여 하이(high)를 유지하는 동안에 워드라인을 활성화시키고 비트라인 센스 앰프를 활성화시키며, 로우(low)를 유지하는 동안에는 워드 라인을 비활성화시키고 비트라인 센스 앰프를 비활성화시켜 초기와 같은 대기 상태로 전이, 유지하는 신호이다.row_act occurs internally to enable the wordline and enable the bitline sense amplifier while holding high, while the row_act disables the wordline and disables the bitline sense amplifier while maintaining a low It is a signal to transition to and maintain the standby state.
도 1의 회로에서는 회로 내부의 시간지연 회로에 의해 자체적으로 발생하는 펄스의 폭에 의해 tRAS가 결정되며, row_act가 low로 전이하고 다음 리프레쉬 명령이 들어올 때까지의 시간이 tRP가 된다.In the circuit of FIG. 1, tRAS is determined by the width of the pulse generated by the time delay circuit inside the circuit, and the time until row_act transitions to low and the next refresh command is entered is tRP.
도 2는 외부에서 입력된 리프레쉬 명령 사이의 간격 즉, tRC가 충분히 길어서 동작상에 아무런 오류가 없는 경우의 동작 타이밍을 나타낸 것이다.2 illustrates an operation timing when the interval between the refresh commands input from the outside, that is, tRC is sufficiently long and there is no error in operation.
도 3은 외부에서 입력된 리프레쉬 명령 사이의 간격이 min tRC에 해당하는 경우이다.3 illustrates a case where an interval between externally input refresh commands corresponds to min tRC.
통상적으로 min tRAS는 min tRP의 두배 내지 세배정도로 디램의 리플쉬 콘트롤러의 경우 발생하는 펄스의 폭을 min tRAS로 조정하는 경우가 대부분이다.In general, min tRAS is about 2 to 3 times of min tRP, and in most cases, the width of pulses generated by the DRAM refresh controller is adjusted to min tRAS.
이 경우에도 delay d0가 min tRAS와 같다고 상정한다.Also in this case, it is assumed that delay d0 is equal to min tRAS.
첫번째 리프레쉬 명령이 입력되는 시점을 t=0라고 하면, min tRC만을 충족시키고 두번째의 리프레쉬 명령이 입력되었을 때, 펄스 생성기 회로의 내부는 새로운 명령에 대한 준비가 되어 있지 않음을 알 수 있다.If the time when the first refresh command is input is t = 0, it can be seen that when only the min tRC is satisfied and the second refresh command is input, the inside of the pulse generator circuit is not ready for a new command.
따라서 이때는 두번째의 리프레쉬 명령은 충분한 길이의 내부 펄스를 만들어 내지 못하고 올바른 리프레쉬 명령을 수행할 수 없게 된다.Therefore, at this time, the second refresh command does not generate an internal pulse of a sufficient length and cannot execute the correct refresh command.
리프레쉬 명령이 입력되면 pulse_b 신호가 로우(low)로 천이하고 d0의 시간 간격동안 로우를 유지해야 row_act 신호를 폭 d0 만큼이 하이 펄스(high pulse)로 만들 수 있다.When the refresh command is input, the pulse_b signal transitions low and remains low for the time interval d0 to make the row_act signal high pulse by the width d0.
그러나 앞선 리프레쉬 명령을 수행하는 과정에서 만들어진 row_act의 하이 펄스로 인해 d0_b 노드는 t=d0 에서 t=2*d0 동안 low로 묶여 있게 되고 이기간에는pulse_b 노드는 하이로 묶여 있게 된다.However, due to the high pulse of row_act generated during the previous refresh command, the node d0_b is tied low during t = d0 and t = 2 * d0, and the pulse_b node is tied high during this period.
이 기간동안에는 새로운 리프레쉬 명령이 입력되어도 그 리프레쉬 신호가 그대로 row_act 신호에 반영될 뿐이고 tRAS가 같은 값인 d0의 폭을 갖는 high 펄스를 만들어 낼 수가 없게 된다.During this period, even if a new refresh command is input, the refresh signal is reflected in the row_act signal as it is, and tRAS cannot generate a high pulse having a width of d0 which is the same value.
그러나 이와 같은 종래 기술의 리프레쉬 콘트롤러는 다음과 같은 문제가 있다.However, such a refresh controller of the prior art has the following problems.
종래 기술의 펄스 생성기의 경우 활성화/비할성화의 시간이 비대칭으로 그 차이가 클 때는 디램 회로의 특성상 필요한 최소의 리프레쉬 사이클 간격으로 리프레쉬를 진행할 경우 오류가 발생하는 것을 억제하지 못한다.In the case of the pulse generator of the prior art, when the activation / deactivation time is asymmetric and the difference is large, the error does not be suppressed when the refresh is performed at the minimum refresh cycle interval required due to the characteristics of the DRAM circuit.
즉, 연속적인 리프레쉬 명령이 있는 경우 펄스 생성기가 다음 리프레쉬 명령을 수행하기 위한 대기 상태를 유지하지 못한다.In other words, if there is a continuous refresh command, the pulse generator cannot maintain the wait state for the next refresh command.
본 발명은 이와 같은 문제를 해결하기 위한 것으로, 센스 앰프를 활성화하고 안정화 상태로 전이하는데 걸리는 시간(tRAS), 센스 앰프를 비활성화 하여 대기 상태로 전이하는데 걸리는 시간(tRP)을 고려하여 콘트롤러를 구성하여 리프레쉬 효율을 높인 개선된 펄스 생성기를 사용한 디램 리프레쉬 콘트롤러를 제공하기 위한 것이다.The present invention is to solve this problem, the controller is configured in consideration of the time it takes to activate the sense amplifier and transition to the stabilized state (tRAS), the time it takes to deactivate the sense amplifier and transition to the standby state (tRP) It is to provide a DRAM refresh controller using an improved pulse generator with improved refresh efficiency.
도 1은 종래 기술의 리프레쉬 콘트롤러의 구성도1 is a block diagram of a refresh controller of the prior art
도 2는 종래 기술에서 tRC의 간격으로 리프레쉬 명령이 입력되어 오류가 없는 경우의 동작 타이밍도2 is an operation timing diagram when there is no error because a refresh command is input at an interval of tRC in the related art.
도 3은 종래 기술에서 최소의 tRC의 간격으로 리프레쉬 명령이 입력되어 오류가 발생하는 경우의 동작 타이밍도3 is an operation timing diagram when an error occurs because a refresh command is input at a minimum tRC interval in the prior art.
도 4는 본 발명에 따른 리프레쉬 콘트롤러의 구성도4 is a block diagram of a refresh controller according to the present invention;
도 5는 본 발명에서 tRC의 간격으로 리프레쉬 명령이 입력되어 오류가 없는 경우의 동작 타이밍도5 is an operation timing diagram when there is no error because a refresh command is input at intervals of tRC in the present invention.
도 6은 본 발명에서 최소의 tRC의 간격으로 리프레쉬 명령이 입력되어 오류가 발생하는 경우의 동작 타이밍도6 is an operation timing diagram when an error occurs because a refresh command is input at intervals of a minimum tRC in the present invention.
-도면의 주요 부분에 대한 부호의 설명-Explanation of symbols on main parts of drawing
41. 펄스 생성기 42a.42b.42c. 시간 지연 회로41. Pulse Generator 42a.42b.42c. Time delay circuit
이와 같은 목적을 달성하기 위한 본 발명에 따른 개선된 펄스 생성기를 사용한 디램 리프레쉬 콘트롤러는 리프레쉬 신호(refresh)을 반전하는 인버터(INV0);반전된 리프레쉬 신호(refb)와 피드백되는 펄스 신호(pulse_b)를 NAND 연산하여 로우 액티브 신호(row_act)를 출력하는 제 1 NAND 게이트(NAND1);서로 다른 지연 시간을 갖고 순차적으로 연결 구성되어 로우 액티브 신호(row_act)를 일정 시간씩 (delay=d1,d2,d3) 지연 출력하는 제 1,2,3 시간 지연 회로와, 상기 각각의 제 1,2,3 지연 신호(d1)(d2)(d3)를 NAND 연산하는 제 3 NAND 게이트(NAND3)와, 상기 제 3 NAND 게이트(NAND3)의 출력 신호(d123_b)와 로우 액티브 신호(row_act)를 NAND 연산하여 펄스 신호(pulse_b)를 출력하는 제 2 NAND 게이트(NAND2)로 펄스 생성기가 구성되어, 상기 제 3 NAND 게이트(NAND3)의 출력 신호(d123_b)가 Low 레벨을 유지하는 시간 간격 그리고 펄스 신호(pulse_b)가 High 레벨을 유지하는 시간 간격이 제 1 지연 신호(d1)에 의해 결정되는 것을 특징으로 한다.The DRAM refresh controller using the improved pulse generator according to the present invention for achieving the above object is an inverter (INV0) to invert the refresh signal (refresh); the inverted refresh signal (refb) and the feedback pulse signal (pulse_b) A first NAND gate NAND1 for NAND operation to output a row active signal row_act; sequentially configured to have a different delay time to connect the row active signal row_act at a predetermined time (delay = d1, d2, d3) A first, second, and third time delay circuit for delayed output, a third NAND gate (NAND3) for performing a NAND operation on each of the first, second, and third delay signals d1, d2, and d3, and the third A pulse generator is configured by a second NAND gate NAND2 that outputs a pulse signal pulse_b by performing an NAND operation on the output signal d123_b of the NAND gate NAND3 and the low active signal row_act. The time when the output signal d123_b of NAND3 keeps the low level The interval and the time interval during which the pulse signal pulse_b maintains the high level are determined by the first delay signal d1.
이하에서 본 발명에 따른 개선된 펄스 생성기를 사용한 디램 리프레쉬 콘트롤러에 관하여 상세히 설명하면 다음과 같다.Hereinafter, a DRAM refresh controller using an improved pulse generator according to the present invention will be described in detail.
도 4는 본 발명에 따른 리프레쉬 콘트롤러의 구성도이다.4 is a block diagram of a refresh controller according to the present invention.
그리고 도 5는 본 발명에서 tRC의 간격으로 리프레쉬 명령이 입력되어 오류가 없는 경우의 동작 타이밍도이고, 도 6은 본 발명에서 최소의 tRC의 간격으로 리프레쉬 명령이 입력되어 오류가 발생하는 경우의 동작 타이밍도이다.FIG. 5 is an operation timing diagram when a refresh command is input at intervals of tRC according to the present invention and there is no error. FIG. 6 is an operation timing when an error occurs due to a refresh command input at intervals of minimum tRC in the present invention. Timing diagram.
본 발명은 리프레쉬 콘트롤러의 일부를 구성하는 펄스 생성기의 성능을 개선하여 보다 조밀한 간격에서도 리프레쉬를 오류없이 진행할 수 있도록 한 것이다.The present invention improves the performance of the pulse generator constituting a part of the refresh controller, so that the refresh can proceed without errors even at a tighter interval.
도 4는 이러한 문제점을 개선한 펄스 생성기를 사용하여 디램 리프레쉬 콘트롤러를 구성한 회로이다.4 is a circuit that configures a DRAM refresh controller using a pulse generator that improves this problem.
pulse_b 노드가 하이로 묶여 있는 기간을 짧게 하여 빠른 시간내에 다음 리프레쉬 명령을 받아들일 준비를 갖추도록 개선한 것이다.We have shortened the period that the pulse_b node is tied high, so that it is ready to accept the next refresh command in a short time.
본 발명에 따른 리프레쉬 콘트롤러는 리프레쉬 신호(refresh)을 반전하는 인버터(INV0)와, 반전된 리프레쉬 신호(refb)와 펄스 생성 회로(41)에서 피드백되는 펄스 신호(pulse_b)를 NAND 연산하여 로우 액티브 신호(row_act)를 출력하는 제 1 NAND 게이트(NAND1)와, 상기 펄스 생성 회로(41)내에 순차적으로 연결 구성되어 로우 액티브 신호(row_act)를 일정 시간씩(delay=d1,d2,d3) 지연 출력하는 제 1,2,3 시간 지연 회로(42a)(42b)(42c)와, 상기 제 1,2,3 시간 지연 회로(42a)(42b)(42c)의 각각의 제 1,2,3 지연 신호(d1)(d2)(d3)를 NAND 연산하는 제 3 NAND 게이트(NAND3)와, 상기 제 3 NAND 게이트(NAND3)의 출력 신호(d123_b)와 로우 액티브 신호(row_act)를 NAND 연산하여 피드백되는 펄스 신호(pulse_b)를 출력하는 제 2 NAND 게이트(NAND2)로 구성된다.The refresh controller according to the present invention performs a NAND operation on the inverter INV0 for inverting the refresh signal refresh, the inverted refresh signal refb, and the pulse signal pulse_b fed back from the pulse generation circuit 41 to perform a low active signal. The first NAND gate NAND1 outputting row_act and the pulse generation circuit 41 are sequentially connected to delay and output the row active signal row_act by a predetermined time (delay = d1, d2, d3). First, second, and third delay signals 42a, 42b, 42c, and first, second, and third delay signals of the first, second, third time delay circuits 42a, 42b, 42c, respectively. (d1) A pulse fed back by performing a NAND operation on the third NAND gate NAND3 for performing the NAND operation, the output signal d123_b and the low active signal row_act of the third NAND gate NAND3 The second NAND gate NAND2 outputs a signal pulse_b.
도 5의 타이밍도는 충분한 시간 간격을 갖고 리프레쉬 명령을 입력한 경우를 나타낸 것으로 오류 없이 동작하는 것을 알 수 있다.The timing diagram of FIG. 5 shows a case where a refresh command is input at a sufficient time interval, and it can be seen that it operates without error.
도 6의 타이밍도는 min tRC를 지나 두번째 리프레쉬 명령을 입력한 경우로 이 경우에도 오류 없이 동작한다.The timing diagram of FIG. 6 is a case where a second refresh command is input after min tRC and operates without error even in this case.
min tRAS=3*min tRP 정도라고 하고,Let's say min tRAS = 3 * min tRP,
도 4의 시간지연 파라미터 d1을 min tRP와 같은 값으로 설정하면, min tRAS의 펄스 폭을 갖는 row_act의 하이 펄스를 얻기 위해서는 d1 시간 지연 회로가 3개 필요하다. (min tRAS = 3 * d1 = min tRP)When the time delay parameter d1 of FIG. 4 is set to the same value as min tRP, three d1 time delay circuits are required to obtain a high pulse of row_act having a pulse width of min tRAS. (min tRAS = 3 * d1 = min tRP)
회로를 도 4와 같이 구성하면 d123_b 노드는 세 개의 서로 다른 시간 지연을 갖는 신호 d1, d2, d3의 NAND로 구성되므로 도 6의 타이밍도와 같이 d123_b 노드가 로우(low)로 묶여 있는 시간 간격은 d1이 되고, pulse_b 노드가 하이(high)로 묶여 있는 시간 간격도 d1으로 줄어들게 된다.When the circuit is configured as shown in FIG. 4, the node d123_b is composed of NAND signals d1, d2, and d3 having three different time delays. Thus, as shown in the timing diagram of FIG. 6, the time interval in which the node d123_b is tied low is d1. In addition, the time interval in which the pulse_b node is tied high is also reduced to d1.
따라서 row_act 신호가 로우가 된지 d1만큼의 시간이 지나면 펄스 생성기는 다음의 리프레쉬 명령을 받아들일 수 있는 대기 상태가 된다.Therefore, when d1 has elapsed since the row_act signal went low, the pulse generator is ready to accept the next refresh command.
이를 다시 설명하면,To explain this again,
n = min tRAS 를 min tRP로 나눈 몫의 정수부분 + 1 이라 하면, dn = min tRAS / n 만큼의 시간 지연을 갖는 n개의 시간 지연회로를 row_act 신호로부터 순차적으로 연결하고, 이들 각각의 시간 지연회로의 출력을 입력으로 받는 n-입력 NAND 게이트, 그리고 이 n-입력 NAND 게이트의 출력과 row_act 신호를 입력으로 받는 2-입력 NAND 게이트로 일반적인 경우의 개선된 펄스 생성기를 구성할 수 있다.If n = min tRAS divided by min tRP, the integer part + 1, n time delay circuits having a time delay of dn = min tRAS / n are sequentially connected from the row_act signal, and each of these time delay circuits is An n-input NAND gate that accepts the output of, and a two-input NAND gate that receives the output of the n-input NAND gate and the row_act signal as inputs can be configured to improve the pulse generator in the general case.
이렇게 펄스 생성기를 구성하여 이를 사용하여 디램 리프레쉬 콘트롤러를 구성하면, row_act 신호의 하이 펄스의 폭은 n * dn (=min tRAS)가 되고, 펄스 생성기가 다음 리프레쉬 명령을 받아들일 준비를 갖춘 대기 상태가 되는데 까지 소요되는 시간은 dn( = min tRAS / n)이다.If you configure a pulse generator and use it to configure a DRAM refresh controller, the high pulse width of the row_act signal is n * dn (= min tRAS), and the pulse generator is ready to accept the next refresh command. The time it takes to reach is dn (= min tRAS / n).
dn은 min tRP보다 작거나 같은 값을 갖게 되므로 min tRAS + min tRP 이후 새로운 리프레쉬 명령이 들어오면 오류없이 리프레쉬 동작을 수행할 수 있게 된다.Since dn has a value less than or equal to min tRP, when a new refresh command comes after min tRAS + min tRP, the refresh operation can be performed without error.
이와 같은 본 발명에 따른 개선된 펄스 생성기를 사용한 디램 리프레쉬 콘트롤러는 다음과 같은 효과가 있다.The DRAM refresh controller using the improved pulse generator according to the present invention has the following effects.
각각의 디램 회로의 특성으로 나타나는 최소한도로 필요한 tRAS, tRP에 맞추어 디램 리프레쉬 콘트롤러를 구성함으로써 최소한의 시간간격으로 리프레쉬 동작을 수행할 수 있다.By configuring the DRAM refresh controller according to the minimum required tRAS and tRP, which are characteristic of each DRAM circuit, the refresh operation can be performed at the minimum time interval.
이는 시스템 어플리케이션 측면에서 유리하고, 소자의 특성을 향상시키는 효과가 있다.This is advantageous in terms of system application and has the effect of improving the device characteristics.
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