KR100431105B1 - Method of forming a copper wiring in a semiconductor device - Google Patents
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Abstract
본 발명은 반도체 소자의 구리 배선 형성방법에 관한 것으로, 트렌치와 비아홀로 이루어진 다마신 패턴을 포함한 전체 구조 표면 상에 구리 확산 방지 도전층 및 시드층을 형성하고, 구리 전기 도금법으로 다마신 패턴을 채워 구리 도금층을 형성하고, 구리 도금층에 레이저를 조사하여 구리 도금층의 표면을 리플로우시킴과 동시에 어닐링시키므로, 구리 도금층의 표면에 발생된 구멍(pit)이나 돌기(protrusion) 등의 미세 결함들을 제거함과 동시에 구리 도금층에 재결정화가 일어나 구리 도금층의 구조가 안정화되고 결정립이 커진 구리층을 만들 수 있어, 후속 화학적 기계적 연마 공정을 용이하게 하고, 소자의 신뢰성 및 수율 향상은 물론 소자의 고집적화를 실현할 수 있는 반도체 소자의 구리 배선 형성 방법에 관하여 기술된다.The present invention relates to a method for forming a copper wiring of a semiconductor device, to form a copper diffusion preventing conductive layer and a seed layer on the entire surface of the structure including a damascene pattern consisting of trenches and via holes, and filling the damascene pattern by copper electroplating The copper plating layer is formed, and the copper plating layer is irradiated with a laser to reflow and anneal the surface of the copper plating layer, thereby eliminating minute defects such as pit or protrusion generated on the surface of the copper plating layer. Recrystallization occurs in the copper plated layer to stabilize the structure of the copper plated layer, thereby making a copper layer with large grains, thereby facilitating subsequent chemical mechanical polishing processes, improving device reliability and yield, as well as achieving high integration of the device. The copper wiring formation method of this is described.
Description
본 발명은 반도체 소자의 구리 배선 형성방법에 관한 것으로, 특히 구리 전기 도금(Electroplating)법으로 형성되는 구리층의 표면에 발생된 미세 결함(micro defect)을 제거하여 소자의 수율을 향상시킬 수 있는 반도체 소자의 구리 배선 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming a copper wiring of a semiconductor device, and in particular, a semiconductor capable of improving the yield of a device by removing micro defects generated on a surface of a copper layer formed by copper electroplating. A copper wiring formation method of an element is related.
일반적으로, 반도체 산업이 초대규모 집적 회로(Ultra Large Scale Integration; ULSI)로 옮겨 가면서 소자의 지오메트리(geometry)가 서브-하프-마이크로(sub-half-micron) 영역으로 계속 줄어드는 반면, 성능 향상 및 신뢰도 측면에서 회로 밀도(circuit density)는 증가하고 있다. 이러한 요구에 부응하여, 반도체 소자의 금속 배선을 형성함에 있어서 구리 박막은 알루미늄에 비해 녹는점이 높아 전기이동도(electro-migration; EM)에 대한 저항이 커서 반도체 소자의 신뢰성을 향상시킬 수 있고, 비저항이 낮아 신호전달 속도를 증가시킬 수 있어, 집적 회로(integration circuit)에 유용한 상호연결 재료(interconnection material)로 사용되고 있다.In general, as the semiconductor industry moves to Ultra Large Scale Integration (ULSI), the geometry of the device continues to shrink into the sub-half-micron area, while improving performance and reliability. In terms of circuit density, circuit density is increasing. In response to these demands, the copper thin film has a higher melting point than aluminum in forming metal wirings of the semiconductor device, and thus has high resistance to electro-migration (EM), thereby improving reliability of the semiconductor device and providing a specific resistance. This low rate can increase the signal transfer rate, making it a useful interconnect material for integration circuits.
현재, 사용이 가능한 구리 매립 방법으로는 물리기상증착(PVD)법/리플로우 (reflow), 화학기상증착법(CVD), 전기 도금(Electroplating)법, 무전기 도금(Electroless-plating)법 등이 있다. 도금법 중에서, 무전기 도금은 높은 애스펙트 비(high aspect ratio)에서도 우수한 갭 필링(gap filling)과 고속 성장을 보여주고 있으나, 결정립의 크기(grain size)가 작아 전기 이동도(EM)에 대한 내성이 낮고 화학반응도 복잡하여 제어가 어려운 단점이 있고, 전기 도금은 성장 속도가 빠를 뿐만 아니라 화학 반응이 비교적 간단하고 취급이 쉬우며 결정립의 크기가 크고 양호한 막질을 얻을 수 있으므로 전기 이동도에 대한 내성이 우수하다. 따라서, 구리층을 형성하는데 전기 도금법이 선호되고 있다.Currently available copper embedding methods include physical vapor deposition (PVD) method / reflow, chemical vapor deposition (CVD), electroplating method, electroless-plating method, and the like. Among the plating methods, the radio plating shows excellent gap filling and fast growth even at high aspect ratios, but the grain size is low and the resistance to electric mobility (EM) is low. It is difficult to control due to the complicated chemical reaction, and electroplating is not only fast for growth, but also easy for chemical reaction, easy to handle, large grain size and good film quality. . Thus, electroplating is preferred for forming copper layers.
그러나, 전기 도금법을 이용한 구리 배선 매립 공정은 소자 특성에 영향을 미치는 결함(defect)을 가지고 있어 이의 감소를 위한 노력이 진행되고 있다. 전기 도금법으로 트렌치 및 비아홀로 이루어진 다마신 패턴을 매립하는 공정에서 발생되는 주요 결함은 다음과 같다.However, the copper wiring embedding process using the electroplating method has a defect that affects the device characteristics, and efforts to reduce it have been made. The main defects generated in the process of filling the damascene pattern consisting of trenches and via holes by electroplating are as follows.
첫째, 구리가 매립된 트렌치 및 비아홀에서 보이드(void)가 발생된다. 이는 균일한 시드층의 증착이 필요하며, 전기 도금법의 화학제(chemistry) 조성 및 인가 전류에 의하여 영향을 받는다.First, voids are generated in trenches and via holes in which copper is embedded. This requires deposition of a uniform seed layer and is affected by the chemistry composition and applied current of the electroplating method.
둘째, 구리가 과도하게 도금(overplating)되어 구리층의 표면에 돌기(protrusion)가 발생된다. 이는 패턴 밀도(pattern density)에 따라 도금 박막의 두께가 다르게 나타나는 현상으로 후속 화학적 기계적 연마(CMP) 공정에 큰 문제를 야기하며, 이러한 돌기 현상은 도금액 속에 넣는 첨가제에 따라서 큰 영향을 받는다.Secondly, copper is excessively plated and protrusion occurs on the surface of the copper layer. This is a phenomenon in which the thickness of the plated thin film is different depending on the pattern density, which causes a big problem in the subsequent chemical mechanical polishing (CMP) process, and the protrusion phenomenon is greatly affected by the additives put into the plating liquid.
셋째, 구리층의 표면에 다수의 구멍(pit)이 발생된다. 이러한 구멍이 배선 라인에 형성될 경우 소자의 불량(device fail)을 야기시키는 원인이 된다. 이러한 현상은 여러 가지 복합적인 원인들이 내포되어 발생한다.Third, a number of pit is generated in the surface of the copper layer. If such a hole is formed in the wiring line, it causes a device failure. This phenomenon is caused by a combination of various causes.
따라서, 본 발명은 구리 전기 도금법으로 형성되는 구리층의 표면에 발생된 구멍(pit)이나 돌기(protrusion) 등의 미세 결함들을 제거함과 동시에 구리층을 어닐링시키므로, 후속 화학적 기계적 연마 공정을 용이하게 하고, 소자의 신뢰성 및 수율 향상은 물론 소자의 고집적화를 실현할 수 있는 반도체 소자의 구리 배선 형성 방법을 제공함에 그 목적이 있다.Accordingly, the present invention anneals the copper layer at the same time as removing fine defects such as pits or protrusions generated on the surface of the copper layer formed by copper electroplating, thereby facilitating subsequent chemical mechanical polishing processes. In addition, the object of the present invention is to provide a method for forming a copper wiring of a semiconductor device capable of improving the reliability and yield of the device as well as high integration of the device.
이러한 목적을 달성하기 위한 본 발명의 실시예에 따른 반도체 소자의 구리 배선 형성 방법은 층간 절연막에 다마신 패턴이 형성된 기판이 제공되는 단계; 상기 다마신 패턴을 포함한 층간 절연막의 표면을 따라 구리 확산 방지 도전층 및 시드층을 형성하는 단계; 구리 전기 도금법으로 상기 다마신 패턴을 포함한 상기 층간 절연막 상에 구리 도금층을 형성하는 단계; 상기 구리 도금층에 레이저를 조사하여 상기 구리 도금층을 리플로우 및 어닐링시키는 단계; 및 화학적 기계적 연마 공정으로 상기 다마신 패턴 내에 구리 배선을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.According to another aspect of the present invention, there is provided a method of forming a copper wiring of a semiconductor device, the method including: providing a substrate having a damascene pattern formed on an interlayer insulating film; Forming a copper diffusion preventing conductive layer and a seed layer along a surface of the interlayer insulating film including the damascene pattern; Forming a copper plating layer on the interlayer insulating film including the damascene pattern by copper electroplating; Irradiating the copper plating layer with a laser to reflow and anneal the copper plating layer; And forming a copper wiring in the damascene pattern by a chemical mechanical polishing process.
도 1a 내지 도 1d는 본 발명의 실시예에 따른 반도체 소자의 구리 배선 형성방법을 설명하기 위한 소자의 단면도.1A to 1D are cross-sectional views of a device for explaining a method of forming a copper wiring of a semiconductor device according to an embodiment of the present invention.
도 2는 구리 전기 도금법으로 형성된 구리 도금층의 표면 사진.2 is a surface photograph of a copper plating layer formed by a copper electroplating method.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
10: 기판 11: 하부 금속 배선10: substrate 11: bottom metal wiring
12: 구리 확산 방지 절연막 13: 비아 절연막12: copper diffusion preventing insulating film 13: via insulating film
14: 트렌치 에치 스톱 절연막 15: 트렌치 절연막14: trench etch stop insulating film 15: trench insulating film
16: 캡핑 절연막 17: 다마신 패턴16: capping insulating film 17: damascene pattern
18: 구리 확산 방지 도전층 19: 시드층18: copper diffusion preventing conductive layer 19: seed layer
20: 구리 도금층 200: 구리층20: copper plating layer 200: copper layer
210: 결함 289: 구리 배선210: Defect 289: Copper wiring
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세하게 설명한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but will be implemented in various different forms, only this embodiment to make the disclosure of the present invention complete, and to those skilled in the art the scope of the invention It is provided for complete information.
도 1a 내지 도 1d는 본 발명의 실시예에 따른 반도체 소자의 구리 배선 형성방법을 설명하기 위한 소자의 단면도이다.1A to 1D are cross-sectional views of devices for describing a method of forming copper wirings of a semiconductor device according to an exemplary embodiment of the present invention.
도 1a를 참조하면, 하부 금속 배선(11)이 형성된 기판(10)이 제공되고, 하부 금속 배선(11)을 포함한 기판(10) 상에 구리 확산 방지 절연막(12), 비아 절연막(13), 트렌치 에치 스톱 절연막(14), 트렌치 절연막(15) 및 캡핑 절연막(16)을 순차적으로 형성하여 금속 층간 절연막을 형성한다. 다마신(damascene) 기법으로 금속 층간 절연막의 일부를 식각하여 하부 금속 배선(11)의 일부가 노출되는 비아홀 및 트렌치로 이루어진 다마신 패턴(17)을 형성한다. 다마신 패턴(17)을 포함한 금속 층간 절연막의 표면을 따라 구리 확산 방지 도전층(18) 및 시드층(19)을 형성한다.Referring to FIG. 1A, a substrate 10 having a lower metal wiring 11 is provided, and a copper diffusion preventing insulating layer 12, a via insulating layer 13, and a substrate 10 including a lower metal wiring 11. The trench etch stop insulating film 14, the trench insulating film 15, and the capping insulating film 16 are sequentially formed to form a metal interlayer insulating film. A portion of the metal interlayer insulating layer is etched by a damascene technique to form a damascene pattern 17 formed of a via hole and a trench in which a portion of the lower metal wiring 11 is exposed. A copper diffusion preventing conductive layer 18 and a seed layer 19 are formed along the surfaces of the metal interlayer insulating film including the damascene pattern 17.
상기에서, 하부 금속 배선(21)은 반도체 소자의 금속 배선 재료로 사용되는 모든 물질 예를 들어, 텅스텐(W), 알루미늄(Al), 구리(Cu)를 사용하여 형성할 수 있다. 구리 확산 방지 절연막(12), 트렌치 에치 스톱 절연막(14) 및 캡핑 절연막(16)은 주로 질화물 계통의 절연물질로 형성한다. 비아 절연막(13) 및 트렌치 절연막(15)은 주로 산화물 계통의 절연물질 특히 유전율이 낮은 저유전 절연물질로 형성한다. 구리 확산 방지 도전층(18)은 ionized PVD TiN, CVD TiN, MOCVDTiN, ionized PVD Ta, ionized PVD TaN, CVD Ta, CVD TaN, CVD WN, CVD TiAlN, CVD TiSiN, CVD TaSiN 중 어느 하나의 물질로 형성한다. 시드층(19)은 Cu, Ni, Mo, Pt, Al중 어느 하나의 물질을 사용하며, PVD, CVD, ALD 공정중 어느 하나의 공정으로 50 내지 500Å의 두께로 형성한다. 다마신 패턴(17)을 형성한 후 구리 확산 방지 도전층(18)을 형성하기 전에 세정 공정을 실시하는데, 세정 공정은 하부 금속 배선(11)이 텅스텐이나 알루미늄으로 형성된 경우에는 고주파 플라즈마(RF plasma)를 이용하고, 하부 금속 배선(11)이 구리로 형성된 경우에는 리액티브 클리닝(reactive cleaning) 방법으로 실시한다.In the above, the lower metal wiring 21 may be formed using all materials used as the metal wiring material of the semiconductor device, for example, tungsten (W), aluminum (Al), and copper (Cu). The copper diffusion preventing insulating layer 12, the trench etch stop insulating layer 14, and the capping insulating layer 16 are mainly formed of an insulating material based on nitride. The via insulating layer 13 and the trench insulating layer 15 are mainly formed of an oxide-based insulating material, particularly a low dielectric insulating material having a low dielectric constant. The copper diffusion preventing conductive layer 18 is formed of any one of ionized PVD TiN, CVD TiN, MOCVD TiN, ionized PVD Ta, ionized PVD TaN, CVD Ta, CVD TaN, CVD WN, CVD TiAlN, CVD TiSiN, and CVD TaSiN. do. The seed layer 19 is formed of any one of Cu, Ni, Mo, Pt, and Al, and is formed to have a thickness of 50 to 500 mm by any one of PVD, CVD and ALD processes. After the damascene pattern 17 is formed, the cleaning process is performed before the copper diffusion preventing conductive layer 18 is formed. The cleaning process is performed when the lower metal wiring 11 is formed of tungsten or aluminum. In the case where the lower metal wiring 11 is formed of copper, it is carried out by a reactive cleaning method.
도 1b를 참조하면, 다마신 패턴(17)이 충분히 채워지도록 구리 전기 도금법으로 구리 도금층(20)을 금속 층간 절연막 상에 형성한다.Referring to FIG. 1B, the copper plating layer 20 is formed on the metal interlayer insulating film by copper electroplating so that the damascene pattern 17 is sufficiently filled.
상기에서, 구리 도금층(20)은 시드층(19)을 형성 공정 후에 시간 지연(time delay)없이 형성한다. 구리 도금층(20)의 표면에는 구멍(pit)이나 돌기(protrusion) 등의 결함(defect; 210)이 발생되는데, 이 결함(210)은 소자의 불량을 유발시키는 원인으로 작용하며, 도 2의 사진에도 구리 도금층(20)의 표면에 결함(2120)이 발생된 것이 잘 나타나 있다.In the above, the copper plating layer 20 is formed without a time delay after forming the seed layer 19. A defect 210 such as a pit or a protrusion is generated on the surface of the copper plating layer 20, and the defect 210 acts as a cause of the defect of the device. It is well shown that the defect 2120 occurred on the surface of the copper plating layer 20.
도 1c를 참조하면, 구리 도금층(20)에 레이저를 조사하여 구리 도금층(20)의 표면을 리플로우(surface reflow)시킴과 동시에 구리 도금층(20)이 어닐링(annealing)되고, 이로 인하여 결함(210)이 제거되고 재결정화가 일어나 구조가 안정화되고 결정립이 커진 구리층(200)이 형성된다.Referring to FIG. 1C, the copper plating layer 20 is irradiated with a laser to reflow the surface of the copper plating layer 20, and at the same time, the copper plating layer 20 is annealed, thereby causing defects 210. ) Is removed and recrystallization occurs to stabilize the structure and form a copper layer 200 having larger grains.
상기에서, 레이저 처리는 구리 도금층(20) 형성 후에 표면에 구리 산화막이형성되는 것을 방지하기 위하여 시간 지연 없이 인-시튜(in-situ) 공정으로 진행하는 것이 바람직하다. 레이저 처리로 구리 도금층(20)의 표면 리플로우로 구리 도금층(20)의 표면에 발생된 결함(210)이 제거되고, 부수적으로 구리 도금층(20)이 어닐링되어 구조적으로 안정된 구리층(200)이 형성되지만, 구조적으로 보다 더 안정된 구리층(200)을 얻기 위하여, 레이저 처리후 수소 환원 분위기에서 상온 내지 350℃의 온도로 수소 환원 열처리 공정을 실시할 수 있다. 수소 환원 분위기는 H2만을 적용하거나, H2+ Ar(1~95%)이나 H2+ N2(1~95%) 등과 같은 수소 혼합 기체를 적용한다. 수소 환원 열처리는 레이저 처리 후에 시간 지연 없이 인-시튜 공정으로 진행하는 것이 바람직하다.In the above, the laser treatment is preferably performed in an in-situ process without time delay in order to prevent the copper oxide film is formed on the surface after the copper plating layer 20 is formed. The surface reflow of the copper plating layer 20 by laser treatment removes defects 210 generated on the surface of the copper plating layer 20, and consequently, the copper plating layer 20 is annealed to form a structurally stable copper layer 200. Although formed, but in order to obtain a more stable copper layer 200 structurally, the hydrogen reduction heat treatment process may be carried out at room temperature to 350 ℃ in a hydrogen reduction atmosphere after laser treatment. Hydrogen reducing atmosphere is applied to only the H 2, or apply the hydrogen mixed gas, such as H 2 + Ar (1 ~ 95 %) or H 2 + N 2 (1 ~ 95%). Hydrogen reduction heat treatment preferably proceeds in-situ process without time delay after laser treatment.
도 1d를 참조하면, 화학적 기계적 연마 공정으로 다마신 패턴(17) 내에 구리 배선(289)을 형성한다.Referring to FIG. 1D, a copper interconnect 289 is formed in the damascene pattern 17 by a chemical mechanical polishing process.
상기한 본 발명은 레이저 처리를 적용하는데, 레이저는 일반적으로 높은 에너지 강도로 단파장을 가지고 있어 포토의 노광 공정에 많이 이용되지만 에너지 강도를 줄이거나 레이저 빔을 크게 조절하거나 광원을 엑시머(excimer)보다 파장 영역이 긴 질소, 헬륨 등을 사용할 경우 비교적 막질이 약한 구리막의 어닐링용으로 적용할 수 있다.The present invention applies the laser treatment, the laser is generally used in the exposure process of the photo, because the laser has a short wavelength with a high energy intensity, but the energy intensity is reduced, the laser beam is largely controlled, or the light source is longer than the excimer wavelength In the case where nitrogen, helium, or the like having a long region is used, it can be applied for annealing copper films having relatively low film quality.
일반적으로 레이저를 이용한 조사는 레이저 빔의 크기가 매우 작아서 웨이퍼 전면에 조사가 불가능하므로, 다음과 같은 방법으로 웨이퍼에 레이저를 조사하여 어닐링 공정을 할 수 있다.In general, since irradiation with a laser does not allow irradiation on the entire surface of the wafer because the size of the laser beam is very small, the annealing process may be performed by irradiating a laser onto the wafer in the following manner.
첫째, 레이저 광원을 고정한 채 웨이퍼를 움직여 웨이퍼 전면이 스캐닝되도록 레이저를 조사하거나, 웨이퍼를 고정한 채 레이저 광원을 움직여 웨이퍼 전면이 스캐닝되도록 레이저를 조사한다.First, the laser is irradiated so that the front surface of the wafer is scanned by moving the wafer with the laser light source fixed, or the laser is irradiated so that the front surface of the wafer is scanned by moving the laser light source with the wafer fixed.
둘째, 레이저 방전 장치에서 나온 레이저를 반사한 후 초점을 맞추는 장치에서 초점을 흐리게하여 웨이퍼 전면에 레이저가 조사되도록 한다. 이 때는 단파장을 갖는 KrF나 ArF의 엑시머의 경우 레이저 에너지의 강도를 1 내지 5mJ/cm2정도로 기존의 포토공정에서 사용하는 강도보다 낮게하여 사용하며, 인가 전압도 수 내지 수십kV 로 사용한다.Second, after reflecting the laser from the laser discharge device, the focusing device blurs the focus so that the laser is irradiated onto the front surface of the wafer. At this time, in the case of KrF or ArF excimer having a short wavelength, the intensity of laser energy is lower than that used in the existing photo process at about 1 to 5 mJ / cm 2 , and the applied voltage is also used in several to several tens of kV.
셋째, 초점을 맞추는 장치에서 초점이 맞추어진 레이저를 웨이퍼 표면에 조사되는 중간에 슬릿 등을 끼워 레이저의 강도를 임의로 낮춘 상태에서 웨이퍼 전면에 레이저를 조사시킨다.Third, in the focusing apparatus, the laser is irradiated on the entire surface of the wafer while the laser focused on the laser beam is inserted in a slit or the like in the middle of being irradiated onto the wafer surface.
상기한 바에 의하면, 레이저 처리에서 광원으로 질소나 헬륨을 방전시켜 비교적 에너지의 강도가 낮은 레이저를 사용하는 것이 어닐링 공정에 유리하며, 단파장의 ArF 엑시머나 KrF 엑시머도 상기한 방법을 이용하여 어닐링 공정에 적용 가능하다.According to the above, it is advantageous to the annealing process to use a laser having a relatively low energy intensity by discharging nitrogen or helium as a light source in the laser treatment, and a short wavelength ArF excimer or KrF excimer is also used in the annealing process using the above-described method. Applicable
상술한 바와 같이, 본 발명은 구리 전기 도금법으로 구리 도금층을 형성하고, 구리 도금층에 레이저를 조사하여 구리 도금층의 표면을 리플로우시킴과 동시에 어닐링시키므로, 구리 도금층의 표면에 발생된 구멍이나 돌기 등의 미세 결함들을 제거함과 동시에 구리 도금층에 재결정화가 일어나 구리 도금층의 구조가 안정화되고 결정립이 커진 구리층을 만들 수 있어, 후속 화학적 기계적 연마 공정을 용이하게 하고, 소자의 신뢰성 및 수율 향상은 물론 소자의 고집적화를 실현할 수 있다.As described above, the present invention forms a copper plating layer by a copper electroplating method, and irradiates and anneals the surface of the copper plating layer by irradiating a laser to the copper plating layer, thereby annealing and the like. Recrystallization of the copper plating layer at the same time to remove the micro-defects to stabilize the structure of the copper plating layer to create a copper layer with a large grain, facilitating subsequent chemical mechanical polishing process, improve the reliability and yield of the device, as well as high integration of the device Can be realized.
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