KR100431065B1 - Method of preventing bending of soi layer and semiconductor device formed by the same - Google Patents

Method of preventing bending of soi layer and semiconductor device formed by the same Download PDF

Info

Publication number
KR100431065B1
KR100431065B1 KR10-2003-0009504A KR20030009504A KR100431065B1 KR 100431065 B1 KR100431065 B1 KR 100431065B1 KR 20030009504 A KR20030009504 A KR 20030009504A KR 100431065 B1 KR100431065 B1 KR 100431065B1
Authority
KR
South Korea
Prior art keywords
layer
soy
trench
silicon
oxide film
Prior art date
Application number
KR10-2003-0009504A
Other languages
Korean (ko)
Other versions
KR20030022228A (en
Inventor
안동호
강호규
배금종
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Publication of KR20030022228A publication Critical patent/KR20030022228A/en
Application granted granted Critical
Publication of KR100431065B1 publication Critical patent/KR100431065B1/en

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI

Abstract

본 발명은 소이 기판에 트렌치 소자 분리를 실시할 때 소이층의 밴딩을 방지할 수 있는 방법과 그 방법에 의해 형성되는 반도체 장치에 관한 것이다. 소이층과 매몰 실리콘 산화층의 계면의 적어도 일부에 이온 주입 등의 방법으로 질소함유층을 만들거나, 소자 분리용 트렌치를 형성한 후 비정질(amorphous) 실리콘을 적층하고 이를 고상 결정성장을 이용하여 변화시킴으로서 소이층과 매몰 실리콘 산화층 계면을 통해 산소가 확산되고 인접 소이층이 산화되는 것을 방지하는 방법을 사용한다.The present invention relates to a method capable of preventing bending of the soy layer when the trench elements are separated from the soy substrate, and a semiconductor device formed by the method. At least a portion of the interface between the soy layer and the buried silicon oxide layer is formed by forming a nitrogen-containing layer by ion implantation or by forming an isolation trench, and then laminating amorphous silicon and changing it using solid crystal growth. A method is used to prevent oxygen from diffusing through the layer and buried silicon oxide layer interface and oxidizing adjacent small layers.

Description

소이층 밴딩 방지 방법 및 그 방법에 의해 형성되는 반도체 장치{METHOD OF PREVENTING BENDING OF SOI LAYER AND SEMICONDUCTOR DEVICE FORMED BY THE SAME}Soy-layer banding prevention method and a semiconductor device formed by the method {METHOD OF PREVENTING BENDING OF SOI LAYER AND SEMICONDUCTOR DEVICE FORMED BY THE SAME}

본 발명은 소이(SOI:Silicon On Insulator)형 기판에 반도체 장치를 형성하는 방법 및 그 방법에 의해 형성되는 반도체 장치에 관한 것으로, 보다 상세하게는 소이형 기판에서 트렌치(trench) 소자 분리를 실시할 때 활성영역 주변부에서 소이층의 밴딩을 방지하는 방법 및 그 방법에 의해 형성되는 반도체 장치에 관한 것이다.The present invention relates to a method of forming a semiconductor device on a SOI (Silicon On Insulator) substrate and a semiconductor device formed by the method, and more particularly to trench isolation in a small substrate. The present invention relates to a method of preventing bending of the soy layer around the active region and a semiconductor device formed by the method.

불순물형이 다른 반도체층을 서로 접하도록 설치하는 접합 방식의 소자영역 분리 방법은 접합면의 내압의 한계로 인하여 고전압 소자를 채택하는 반도체 장치에는 적합하지 않다. 또한, 접합 방식의 소자영역 분리 방법에서는 감마선과 같은 방사선에 의해 접합의 공핍층에서 생성되는 전류때문에 높은 방사선 환경에서는 사용이 비효율적이다. 따라서, CPU(central processing unit)와 같은 고성능 반도체 장치로는 소자영역이 절연층에 의해 완전히 격리되는 소이형 반도체 장치를 많이사용하고 있다.A junction type device region separation method in which semiconductor layers having different impurity types are in contact with each other is not suitable for semiconductor devices adopting high voltage elements due to the limitation of the breakdown voltage of the junction surface. In addition, in the device region separation method of the junction type, its use is inefficient in a high radiation environment because of the current generated in the depletion layer of the junction by radiation such as gamma rays. Therefore, as a high performance semiconductor device such as a central processing unit (CPU), many small semiconductor devices in which device regions are completely isolated by an insulating layer are used.

소이 기판에서 소자간 분리를 위해 가장 널리 사용되는 방법으로 메사(mesa), LOCOS(LOCal Oxidation of Silicon), STI(Shallow Trench Isolation) 등을 들 수 있다. 특히, STI 방법은 LOCOS에서 나타나는 버즈빅(bird's beak) 현상을 방지하여 소자 형성 영역을 실질적으로 확장할 수 있으므로 고집적 반도체 장치에 많이 채용되고 있다.Mesa, LOCOS (LOCal Oxidation of Silicon), and Shallow Trench Isolation (STI) are the most widely used methods for isolation between devices in a soy substrate. In particular, the STI method has been widely employed in highly integrated semiconductor devices because it can substantially extend the device formation region by preventing a bird's beak phenomenon occurring in LOCOS.

그런데, 소이 기판에 소자영역 분리를 위한 STI를 실시할 때 소이 기판의 구조적인 특성으로 인하여 활성영역을 이루는 실리콘층에 밴딩(bending)이 발생하는 문제가 있다.However, when performing STI for device region separation on a soy substrate, there is a problem that bending occurs in the silicon layer constituting the active region due to the structural characteristics of the soy substrate.

이하 도면을 참조하여 문제점을 좀 더 살펴본다.Hereinafter, the problem will be described with reference to the accompanying drawings.

도1을 참조하면, 소이 기판에는 하부 실리콘층(10) 위에 매몰 실리콘 산화층(11)이 존재하고, 매몰 실리콘 산화층(11) 위에 활성 영역을 이룰 소이층(13)이 존재한다. STI를 위해 소이 기판의 소이층에 패드(pad) 산화막(15)과 식각 방지막인 실리콘 질화막(17)을 적층하고 포토레지스트막(19)을 이용하는 패터닝(patterning)을 하여 실리콘 질화막으로 된 패턴을 형성한다.Referring to FIG. 1, a buried silicon oxide layer 11 is disposed on a lower silicon layer 10, and a soy layer 13 is formed on the buried silicon oxide layer 11 to form an active region. For the STI, a pad oxide film 15 and an etch-resistant silicon nitride film 17 are stacked on a soy layer of a soy substrate and patterned using a photoresist film 19 to form a pattern of a silicon nitride film. do.

도2를 참조하면, 실리콘 질화막(17) 패턴을 식각 마스크(etching mask)로 노출된 패드 산화막(15)과 그 하부의 소이층(13) 차례로 제거하여 트렌치를 형성한다. 따라서, 트렌치의 저면은 매몰 실리콘 산화층(11)으로 이루어진다.Referring to FIG. 2, the trench is formed by sequentially removing the silicon oxide layer 17 pattern from the pad oxide layer 15 exposed through the etching mask and the lower layer 13 below. Thus, the bottom of the trench is made of a buried silicon oxide layer 11.

도3을 참조하면, 트렌치의 측벽을 이루는 소이층 패턴(23') 절단면에 열산화를 통해 측벽 산화막(25)을 형성한다. 측벽 산화막(25)은 식각에서 오는 결정 손상을 치유(curing)하기 위한 열처리의 결과 생성된 것이다. 이때 활성 영역을 이루는 소이층 패턴(23')과 그 하부에 존재하는 매몰 실리콘 산화층(11)의 계면이 산소 확산의 통로역할을 하며, 트렌치 형성에 따라 노출된 측벽에서 산소의 공급이 원활히 될 수 있으므로 하부 매몰 실리콘 산화층(11)과 접촉을 이루고 있는 소이층 패턴(23')의 저면에 트렌치로부터 활성 영역 내부로 산화층이 확대된다. 따라서, 위치는 다르지만 버즈빅과 같은 형태의 열산화층이 소이층과 매몰 실리콘 산화층 사이에 관입되는 형태로 형성된다. 이때 형성된 열산화층은 산소의 공급이 활발한 트렌치 측벽쪽에 두껍게 형성된다. 소이층 패턴(23') 저면부의 실리콘은 열산화물로 변하면서 부피 팽창을 일으켜 소이층 패턴(23')을 트렌치쪽에서 들어올리는 형태가 되며 이에 따라 소이층이 휘는 현상을 소이층의 밴딩(bending)이라 한다.Referring to FIG. 3, the sidewall oxide layer 25 is formed through thermal oxidation on the cut surface of the small layer pattern 23 ′ forming the sidewalls of the trench. The sidewall oxide film 25 is produced as a result of a heat treatment to cure crystal damage resulting from etching. At this time, the interface between the small layer pattern 23 'constituting the active region and the buried silicon oxide layer 11 under the active region serves as a passage for oxygen diffusion, and the oxygen can be smoothly supplied from the exposed sidewalls according to the trench formation. Therefore, the oxide layer extends from the trench into the active region on the bottom of the soy layer pattern 23 'which is in contact with the lower buried silicon oxide layer 11. Therefore, although the position is different, a thermal oxidation layer having a shape such as Buzzvik is formed in a form in which the soy layer and the buried silicon oxide layer are infiltrated. The thermal oxidation layer formed at this time is thickly formed on the sidewall of the trench where oxygen is actively supplied. The silicon in the bottom portion of the soy layer pattern 23 'turns into a thermal oxide and causes volume expansion to lift up the soy layer pattern 23' from the trench side, thereby bending the soy layer. This is called.

밴딩이 발생할 경우, 트렌치 측벽쪽에서의 들어올리는 힘에 의해 소이층에 스트레스(stress)가 가해진다. 이 상태에서 후속 이온주입 공정 등이 이루어지면 소이층에 결정상의 결함이 발생하기 쉽고, 발생된 결함이 쉽게 확대된다. 결정 결함은 접합부 누설 전류를 증가시킨다. 또한, 이온 주입시에 결정 결함이 발생하지 않는 경우에도 휨에 의해 부분적으로 소이층의 깊이가 달라지고, 실질적 이온주입의 깊이가 달라지므로 문턱전압(threshold voltage)이 불안정하게 되는 기능 상의 문제를 초래할 수 있다. (A comparison of oxidation induced stress and defectiveity in SIMOX and bonded SOI wafers: Proceedings 1997 IEEE International SOI Conference, Oct. 1997; Stress Induced Defect and Transistor Leakage for Shallow Trench Isolated SOI: IEEE ELECTRON DEVICE LETTERS, VOL.20. NO. 5. MAY 1999)When bending occurs, stress is applied to the soy layer by the lifting force on the trench sidewalls. In this state, when a subsequent ion implantation process or the like is performed, crystal phase defects are likely to occur in the soy layer, and the generated defects easily expand. Crystal defects increase junction leakage current. In addition, even when crystal defects do not occur at the time of ion implantation, the depth of the small layer is partially changed due to warpage and the depth of the ion implantation is changed, which may cause a functional problem in which the threshold voltage becomes unstable. Can be. (A comparison of oxidation induced stress and defectiveity in SIMOX and bonded SOI wafers: Proceedings 1997 IEEE International SOI Conference, Oct. 1997; Stress Induced Defect and Transistor Leakage for Shallow Trench Isolated SOI: IEEE ELECTRON DEVICE LETTERS, VOL. 20. NO. MAY 1999)

측벽의 산화막이 240Å 형성되는 조건에서 소이층은 수평방향으로 측벽에서 4000Å 정도에 이르기까지 들어올려질 수 있다. 측벽산화의 정도와 조건에 따라 달라질 수 있으나 밴딩을 완전히 방지할 수 없어 문제가 된다.Under the condition that the oxide film on the sidewall is formed at 240Å, the soy layer can be lifted up to about 4000Å at the sidewall in the horizontal direction. Although it may vary depending on the degree and condition of sidewall oxidation, banding cannot be completely prevented.

따라서, 본 발명은 상기 소이층 밴딩의 문제점을 방지할 수 있는 방법 및 그에 의해 형성되는 반도체 장치를 제공하는 것을 목적으로 한다.Accordingly, an object of the present invention is to provide a method capable of preventing the problem of the small layer banding and a semiconductor device formed thereby.

보다 구체적으로, 트렌치 소자 분리를 실시함에 있어서 소이층과 매몰 실리콘 산화층 계면에 부분적으로 산화막이 두꺼워져 발생하는 소이층 밴딩을 방지할 수 있는 방법 및 그에 의해 형성되는 반도체 장치를 제공하는 것을 목적으로 한다.More specifically, an object of the present invention is to provide a method capable of preventing a small layer banding caused by thickening of an oxide film at an interface between a small layer and a buried silicon oxide layer in trench isolation, and a semiconductor device formed thereby. .

또한, 본 발명은 소이층 밴딩에 따라 소이층에 스트레스가 가해지고 손상이 발생하여 누설전류가 증가하는 현상을 방지할 수 있는 방법 및 그에 의해 형성되는 반도체 장치를 제공하는 것을 목적으로 한다.It is also an object of the present invention to provide a method capable of preventing a phenomenon in which a stress is applied to a soy layer and damage occurs due to soy layer banding and an increase in leakage current, and a semiconductor device formed thereby.

도1 내지 도3은 종래의 소이 기판에 트렌치 소자 분리를 실시할 때 발생하는 밴딩의 문제를 나타내기 위한 공정 단면도,1 to 3 are cross-sectional views for showing a problem of bending caused when trench isolation is performed on a conventional soy substrate.

도4 내지 도6은 본 발명 방법의 제1 실시예에서의 특징을 나타내는 공정 단면도,4 to 6 are process cross-sectional views showing features in the first embodiment of the method of the present invention;

도7은 본 발명 방법의 제2 실시예에 따른 특징을 나타내는 단면도,7 is a cross-sectional view showing features in accordance with a second embodiment of the method of the present invention;

도8 및 도9는 본 발명 방법의 제3 실시예에 따른 특징을 나타내는 단면도,8 and 9 are cross-sectional views showing features in accordance with a third embodiment of the method of the present invention;

도10은 본 발명 방법의 제4 실시예에 따른 특징을 나타내는 단면도,10 is a cross-sectional view showing features in accordance with a fourth embodiment of the method of the present invention;

도11 내지 도14는 본 발명 방법의 제5 실시예에 따른 공정을 나타내는 공정 단면도,11 to 14 are process sectional views showing a process according to a fifth embodiment of the method of the present invention;

도15 내지 도18은 본 발명 방법의 제6 실시예에 따른 공정을 나타내는 공정 단면도이다.15 to 18 are process cross sectional views showing a process according to a sixth embodiment of the method of the present invention.

※도면의 주요 부분에 대한 부호의 설명※ Explanation of code for main part of drawing

10,110: 하부 실리콘층 11,111: 매몰 실리콘 산화층10,110: lower silicon layer 11,111: buried silicon oxide layer

13,113: 소이층 15,115: 패드 산화막13,113: soy layer 15,115: pad oxide film

17,117: 실리콘 질화막17,117 silicon nitride film

19: 포토레지스트막 119: 포토레지스트 패턴19: photoresist film 119: photoresist pattern

23,23'123,123': 소이층 패턴 25,125: 측벽 산화막23,23'123,123 ': soy layer pattern 25,125: sidewall oxide film

131: 질소 함유층 132: CVD 산화막131: nitrogen-containing layer 132: CVD oxide film

133: 산소 베리어층 151: 아몰퍼스 실리콘층133: oxygen barrier layer 151: amorphous silicon layer

153: 잔류 실리콘층 161: 표면 산화막153: residual silicon layer 161: surface oxide film

171: 트렌치 산화막 173: 소자 분리막171: trench oxide film 173: device isolation film

상기 목적을 달성하기 위한 본 발명 방법에 따르면, 매몰 실리콘 산화층과 소이층 계면에 트렌치 측벽에서 산소가 확산되어 산화막이 형성되는 것을 저지하는 방법으로, 적어도 활성영역의 주변부에 해당하는 부분에서 소이층과 매몰 실리콘 산화층 계면에 질소 함유층을 형성한다.According to the present invention for achieving the above object, a method for preventing the diffusion of oxygen in the trench sidewall at the buried silicon oxide layer and the soy layer interface to prevent the oxide film is formed, at least in the portion corresponding to the periphery of the active region and A nitrogen-containing layer is formed at the interface of the buried silicon oxide layer.

이 방법을 위해, 우선, 소이 기판에서 소이층과 매몰 실리콘 산화층 경계면 전체에 질소 함유층을 형성하고 통상의 트렌치 소자 분리 공정을 실시하는 예를 생각할 수 있다. 이때, 소이 기판 전체에서 질소 함유층을 실시하는 방법으로는, 소이 기판 형성단계에서 질소를 포함하는 가스 분위기에서 증착(deposition)이나 질화(nitridation)를 실시하는 방법과, 질소를 포함하는 이온주입을 실시하는 방법을 생각할 수 있다.For this method, first, an example in which a nitrogen-containing layer is formed on the entire SOI layer and the buried silicon oxide layer interface in a soy substrate and a conventional trench element separation process can be considered. In this case, as a method of applying the nitrogen-containing layer to the entire soy substrate, a method of performing deposition or nitriding in a gas atmosphere containing nitrogen in the soy substrate forming step, and ion implantation containing nitrogen are performed. You can think of how to do it.

다른 예로서, 소이형 기판에 일단 소이층 식각으로 트렌치를 형성하고, 트렌치가 형성된 기판을 일정 각도 기울인 상태에서(tilting) 회전시키면서 질소를 함유하는 이온주입을 실시하여 활성영역의 주변부 일정 폭에 한정하여 소이층과 매몰 실리콘 산화층 계면에 질소 함유층을 형성하는 방법을 생각할 수 있다.As another example, a trench is formed on the small-type substrate by a small-layer etching, and ion implantation containing nitrogen is rotated while tilting the substrate on which the trench is formed at a predetermined angle to limit the width of the active region to a predetermined width. A method of forming a nitrogen-containing layer at the interface between the soy layer and the buried silicon oxide layer can be considered.

본 발명 방법의 다른 구성에 의하면, 본 발명은 소이층을 식각하여 트렌치를 형성하는 단계와 트렌치 측벽에 단결정 실리콘층을 형성하는 단계를 구비하여 이루어질 수 있다.According to another configuration of the method of the present invention, the present invention may be formed by etching the soy layer to form a trench and forming a single crystal silicon layer on the trench sidewalls.

이러한 다른 구성의 보다 구체적인 방법을 살펴보면, 소이 기판에 식각 방지막을 적층하고 트렌치 영역을 노출시키는 패턴을 형성하는 단계, 상기 패턴을 식각 마스크로 상기 소이 기판의 소이층을 식각하여 트렌치를 형성하는 단계, 상기 트렌치를 포함하는 상기 소이 기판 전면에 아몰퍼스 실리콘층을 콘포말(conformal)하게 적층하는 단계, 어닐링(annealing)을 실시하여 상기 소이층으로 이루어진 상기 트렌치의 측벽과 접하는 상기 아몰퍼스 실리콘층에 고상 결정성장이 이루어지는 단계, 상기 트렌치를 채우도록 매립 산화막을 적층하는 단계 및 평탄화 식각을 실시하여 활성 영역에서 상기 매립 산화막을 제거하는 단계를 구비하여 이루어진다. 즉, 소이 기판에 트렌치가 형성된 상태에서 임시적 산소 베리어(barrier)로 아몰퍼스 실리콘층을 콘포말하게 적층하는 단계 및 적층된 아몰퍼스 실리콘을 고상 결정 성장시키는 단계를 가지는 것을 특징으로 한다. 이때, 매립 산화막은 주로 CVD(Chemical Vapor Deposition) 산화막으로 형성된다.Looking at a more specific method of such another configuration, the step of forming a pattern for stacking an etch stop layer on the soy substrate and exposing the trench region, forming a trench by etching the soy layer of the soy substrate using the pattern as an etching mask, Conformally stacking an amorphous silicon layer on the entire surface of the soy substrate including the trench, and performing annealing to solid-state crystal growth on the amorphous silicon layer in contact with the sidewall of the trench made of the soy layer. And the step of laminating the buried oxide film to fill the trench and removing the buried oxide film from the active region by performing a planarization etching. That is, the method may include conformally laminating an amorphous silicon layer with a temporary oxygen barrier in a state in which a trench is formed in the soy substrate, and solid phase crystal growth of the stacked amorphous silicon. In this case, the buried oxide film is mainly formed of a chemical vapor deposition (CVD) oxide film.

본 발명의 또 다른 구성에 의하면, 소자 분리를 위해 소이층을 식각하여 트렌치를 형성한 상태에서 CVD 산화막을 트렌치가 형성된 기판 전면에 콘포말하게 형성함을 특징으로 한다. 이때 CVD 산화막을 적층한 상태에서 산소 베리어용 라이너(liner)를 트렌치 내벽에 적층할 수 있다. 트렌치 내벽에 적층되는 라이너는 대개 실리콘 질화막을 CVD 적층하는 방법을 사용한다.According to still another aspect of the present invention, a CVD oxide film is conformally formed on the entire surface of the substrate on which the trench is formed while the trench is formed by etching the soy layer for device isolation. At this time, an oxygen barrier liner may be stacked on the inner wall of the trench in a state where the CVD oxide film is stacked. The liner laminated to the trench inner wall usually uses a method of CVD deposition of a silicon nitride film.

본 발명의 또 다른 한 구성에 의하면 소이 기판에 소자 분리용 트렌치를 형성한 상태에서 급속열산화(RTP:Rapid Thermal Processing)을 실시함을 특징으로 한다. 급속 열산화에 의해 형성된 산화막 위로는 실리콘 질화막 라이너가 더 형성될 수 있다.According to yet another aspect of the present invention, rapid thermal oxidation (RTP) is performed in a state in which a device isolation trench is formed on a soy substrate. A silicon nitride film liner may be further formed on the oxide film formed by rapid thermal oxidation.

상기 목적을 달성하기 위한 본 발명의 장치는, 활성 영역에서 하부 실리콘층, 매몰 실리콘 산화층, 소이층을 포함하는 기판구조를 가지는 트렌치 소자 분리형 반도체 장치에 있어서, 적어도 활성 영역 주변부의 매몰 실리콘 산화층과 소이층 사이에 질소 함유층이 구비된 것을 특징으로 한다.A device of the present invention for achieving the above object is a trench device isolation type semiconductor device having a substrate structure including a lower silicon layer, an embedded silicon oxide layer, and a soy layer in the active region, wherein at least the buried silicon oxide layer and soy around the active region are The nitrogen-containing layer is provided between the layers.

본 발명의 장치에서 트렌치 소자 분리막이 활성 영역과 접하는 측부에는 산화막이 형성된다. 측부의 산화막은 대개 노(furnace)에서 형성되는 열산화막이 일반적이나 CVD 산화막이나 RTO(Rapid Thermal Oxidation) 산화막이 될 수도 있다. 측부를 제외한 트렌치 소자 분리막의 대부분은 대개 CVD 산화막 같이 트렌치를 매립하는 산화막으로 이루어진다.In the device of the present invention, an oxide film is formed on the side where the trench device isolation layer is in contact with the active region. The oxide film on the side is usually a thermal oxide film formed in a furnace, but may be a CVD oxide film or a rapid thermal oxide (RTO) oxide film. Most of the trench isolation film except for the side portion is usually formed of an oxide film filling a trench, such as a CVD oxide film.

또한, 본 발명의 질소 함유층은 질소 이온주입에 의해 이루어지는 것이 일반적이다. 트렌치 소자 분리막 측부의 산화막을 기준으로 활성 영역을 이루는 기판의 반대쪽으로 실리콘 질화막 라이너가 더 구비될 수 있다.In addition, the nitrogen containing layer of this invention is generally formed by nitrogen ion implantation. The silicon nitride film liner may be further provided on the opposite side of the substrate forming the active region based on the oxide film on the side of the trench isolation layer.

본 발명 장치의 다른 구성에 있어서, 활성 영역에서 하부 실리콘층, 매몰 실리콘 산화층, 소이층을 포함하는 기판구조를 가지는 트렌치 소자 분리형 반도체 장치에서, 트렌치의 소자 분리막과 접한 상기 활성 영역의 측벽이 고상 결정 성장(SPE:Solid Phase Epitaxial growth)에 의해 형성된 단결정 실리콘층으로 이루어지는 것을 특징으로 할 수 있다. 이때에도, 고상 결정 성장에 의한 단결정 실리콘층을 기준으로 활성 영역의 반대편에는 열산화막, 실리콘 질화막 라이너가 더 구비될 수 있다.In another configuration of the device of the present invention, in a trench isolation device type semiconductor device having a substrate structure including a lower silicon layer, a buried silicon oxide layer, and a soy layer in the active region, the sidewalls of the active region in contact with the device isolation film of the trench are solid phase crystals. And a single crystal silicon layer formed by solid phase epitaxial growth (SPE). In this case, a thermal oxide film and a silicon nitride film liner may be further provided on the opposite side of the active region based on the single crystal silicon layer due to the solid crystal growth.

이하 도면을 참조하면서, 실시예들을 통해 본 발명을 상세히 설명하기로 한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

(실시예1)Example 1

도4 내지 도6은 본 발명의 한 방법에 의해 소이층과 매몰 실리콘 산화층 경계에 질소원소 함유막을 형성시키는 각 공정 단계를 나타내는 것이다.4 to 6 show each process step of forming a nitrogen element-containing film at the boundary between the soy layer and the buried silicon oxide layer by one method of the present invention.

도4를 참조하면, 하부 실리콘층(110) 위에 매몰 실리콘 산화층(111)이 존재하고 매몰 실리콘 산화층(111) 위에 소자 형성용 소이층(113)이 있는 소이 기판 표면에 패드 산화막(pad oxide;115)이 형성된 상태에서 질소 원소를 포함하는 이온 주입이 소이 기판 전면에 실시된다. 따라서 질소함유층(131)이 형성된다.Referring to FIG. 4, a pad oxide layer 115 is formed on a surface of a soy substrate having a buried silicon oxide layer 111 on the lower silicon layer 110 and a soy layer 113 for forming elements on the buried silicon oxide layer 111. In the state where) is formed, ion implantation containing a nitrogen element is performed on the entire surface of the soy substrate. Therefore, the nitrogenous layer 131 is formed.

이온 주입의 에너지는 주입되는 이온이 소이층(113)과 매몰 실리콘 산화층(111)의 경계에서 농도의 피크(peak)치가 나타나도록 결정한다. 패드 산화막 및 소이층의 두께에 따라 이온 주입 에너지는 달라지나 대개 30 내지 100keV 범위로 실시한다.The energy of the ion implantation is determined such that a peak value of the concentration appears at the boundary between the soy layer 113 and the buried silicon oxide layer 111. The ion implantation energy varies depending on the thickness of the pad oxide film and the soy layer, but is usually performed in the range of 30 to 100 keV.

도5를 참조하면, 패드 산화막(115)이 형성된 소이층(113) 위로 실리콘 질화막(117)이 트렌치 형성을 위한 식각 방지막으로 적층되고, 실리콘 질화막(117) 위에 통상의 포토리소그래피 공정에 의해 소자 분리 트렌치 영역을 노출시키는 포토레지스트 패턴(119)이 형성된다. 그리고, 포토레지스트 패턴(119)을 식각 마스크로 실리콘 질화막(117)과 패드 산화막(115)을 식각하고 이어서 매몰 실리콘 산화층이 노출되도록 소이층을 식각하여 소이층 패턴(123)을 만들면서 트렌치를 형성한다. 소이층을 식각하는 단계 이전에 포토레지스트 패턴(119)은 제거될 수 있다.Referring to FIG. 5, a silicon nitride film 117 is stacked as an etch stop layer for forming trenches on a soy layer 113 on which a pad oxide film 115 is formed, and the device is separated by a conventional photolithography process on the silicon nitride film 117. A photoresist pattern 119 is formed to expose the trench region. Then, the silicon nitride layer 117 and the pad oxide layer 115 are etched using the photoresist pattern 119 as an etch mask, and then the trenches are etched to expose the buried silicon oxide layer to form the trench layer 123 to form trenches. do. The photoresist pattern 119 may be removed before the etching of the soy layer.

도6을 참조하면, 트렌치가 형성된 소이 기판에 트렌치 식각 단계에서 손상된 트렌치 측벽의 결정 손상을 치유하기 위해 열산화를 실시한다. 열산화는 종래의 방법과 유사하게 가열로(furnace)에서 900℃ 건식 산화로 15분간 진행하며, 트렌치의 측벽을 이루는 소이층 패턴(123) 노출면은 200 내지 300Å 두께의 열산화막이 형성된다. 이때 활성영역으로 존재하는 소이층 패턴(123)과 매몰 실리콘 산화층(111) 경계에는 도4의 단계에서 주입된 질소에 의해 실리콘 질화막, 실리콘 산화질화막 같은 질소함유층(131)이 형성되므로 산소의 확산 통로가 되는 실리콘층과 실리콘 산화막 경계가 없어지고, 실리콘층과 실리콘 질화막 혹은 실리콘 산화질화막 사이에는 산소의 확산이 잘 이루어지지 않으므로 소이층 저면이 산화되어 트렌치 측벽부터 솟아오르는 밴딩 현상이 억제된다. 이는 패드 산화막(115)이 트렌치 측벽쪽에서 두꺼워져 상세히 도시되지 않았으나 상부의 실리콘 질화막이 들어올려지고 실리콘 질화막에 약간의 휨이 발생하는 것과 좋은 비교가 될 수 있다.Referring to FIG. 6, thermal oxidation is performed on a trench-formed soy substrate to cure crystal damage of trench sidewalls that are damaged in a trench etching step. Thermal oxidation is performed for 15 minutes by a 900 ℃ dry oxidation in a furnace (furnace) similar to the conventional method, the thermal oxide film having a thickness of 200 to 300 Å is formed on the exposed surface of the soy layer pattern 123 forming the sidewalls of the trench. At this time, a nitrogen-containing layer 131 such as a silicon nitride film or a silicon oxynitride film is formed at the boundary between the soy layer pattern 123 and the buried silicon oxide layer 111 by the nitrogen injected in the step of FIG. The boundary between the silicon layer and the silicon oxide layer is eliminated, and oxygen does not diffuse well between the silicon layer and the silicon nitride layer or the silicon oxynitride layer, so that the bottom surface of the soy layer is oxidized and the banding phenomenon rising from the trench sidewall is suppressed. This may be a good comparison with the pad oxide film 115 being thickened on the sidewalls of the trench, but not shown in detail, but the upper silicon nitride film is lifted and a slight warp occurs in the silicon nitride film.

이상의 본 발명 방법에 관한 실시예에서 질소 원소를 포함하는 이온주입은 소이층에 패드 산화막이 있는 상태에서 이루어지나, 패드 산화막의 존재는 필수적인 것은 아니다. 열산화 이후에는 트렌치에 실리콘 질화막 라이너가 형성될 수 있고, CVD 산화막 같은 매립 산화막이 트렌치를 채워 소자 분리를 이룬 다음 후속 공정을 더하여 본 발명 반도체 장치의 한 구성예를 이루게 된다.In the embodiment of the method of the present invention, the ion implantation containing the nitrogen element is performed in the state where the pad oxide film is present in the soy layer, but the presence of the pad oxide film is not essential. After the thermal oxidation, a silicon nitride film liner may be formed in the trench, and a buried oxide film such as a CVD oxide film fills the trench to form a device, and then a subsequent process is added to form an example of the semiconductor device of the present invention.

(실시예2)Example 2

도7은 하부 실리콘층, 매몰 실리콘 산화층, 소이층을 가진 소이 기판에 트렌치 소자 분리를 위해 소이층을 식각 방지막 패턴을 식각 마스크로 삼아 식각함으로써 트렌치를 형성한 상태에서 10keV 정도의 낮은 에너지를 인가하여 질소 이온주입을 실시하는 상태를 나타낸 것이다. 이때 이온주입의 방향을 나타내는 화살표가 기울어진 것은 이온주입을 실시할 때 트렌치가 형성된 기판이 15° 정도 기울어진 상태를 이루기 때문이다. 한편, 기판이 회전되면서 이온주입이 이루어지므로 트렌치의 모든 층의 드러난 측벽에 대하여 이온주입이 이루어진다. 이때 중요한 것은 소이층과 매몰 실리콘 산화층 사이의 일부 영역이다. 주입되는 질소 이온에 의해 트렌치에 접한 활성영역의 주변부에서는 소이층과 매몰 실리콘 산화층 사이에 질소 함유층이 형성된다. 비록 일정 폭만큼만 질소 함유층이 형성되나 이 질소 함유층은 후속되는 산소 분위기의 열 공정에서 산소가 소이층과 매몰 실리콘 산화층 사이의 계면을 통해 확산되어 소이층 하부를 부분적으로 일정 두께 산화시키는 것을 차단하는 역할을 하게 된다.FIG. 7 is a low ketone of about 10 keV in a state in which a trench is formed by etching a soy layer using an etch stop layer pattern as an etch mask for isolation of trench elements on a soy substrate having a lower silicon layer, an embedded silicon oxide layer, and a soy layer. The state of nitrogen ion implantation is shown. At this time, the arrow indicating the direction of ion implantation is inclined because the substrate on which the trench is formed is inclined by about 15 ° when the ion implantation is performed. On the other hand, since the ion implantation is performed while the substrate is rotated, ion implantation is performed on the exposed sidewalls of all the layers of the trench. What is important here is some area between the soy layer and the buried silicon oxide layer. Nitrogen containing layers are formed between the soy layer and the buried silicon oxide layer at the periphery of the active region in contact with the trench by the implanted nitrogen ions. Although a nitrogen-containing layer is formed only by a certain width, the nitrogen-containing layer serves to block oxygen from diffusing through the interface between the soy layer and the buried silicon oxide layer in a subsequent oxygen atmosphere thermal process to partially oxidize the soy layer below a certain thickness. Will be

이상의 방법에 이어 트렌치 측벽에 산화막을 형성하거나 질화막을 형성하는 단계가 선택적으로 이루어지고 잔여 트렌치에 절연막을 채워 소자 분리를 실시한 다음 후속 공정을 통해 본 발명 반도체 장치가 이루어질 수 있다.Following the above method, the step of forming an oxide film or forming a nitride film on the sidewalls of the trench is selectively performed, and the semiconductor device of the present invention may be formed through a subsequent process by separating an element by filling an insulating film in the remaining trench.

(실시예3)Example 3

도8은 소이층을 식각하여 형성되는 소이층 패턴(123)과 트렌치가 형성된 소이 기판 전면에 CVD로 실리콘 산화막을 적층한 상태를 나타낸다. CVD 적층은 LP(low presure)-CVD로 700 내지 750℃ 온도에서 이루어지며, 사일렌(SiH4) 가스와 산소를 소오스 가스로 사용하여 50 내지 500Å의 두께를 형성한다. LPCVD 공정을 이용하나 700℃ 이상의 온도를 사용하여 식각 단면의 식각으로 인한 결정 결함 치유에 도움이 되며, CVD 산화막(132)은 후속 공정에서 소이층으로 이루어지는 트렌치 측벽에 대한 보호막으로 작용한다. 그러나, 공정 가운데 저압과 상대적인 저온으로 인하여 열산화막은 거의 생성되지 않으므로 밴딩의 염려는 없다.FIG. 8 illustrates a state in which a silicon oxide film is deposited by CVD on the entire surface of a soy substrate having trenches and a soy layer pattern 123 formed by etching a soy layer. The CVD deposition is performed at a temperature of 700 to 750 ° C. by low presure (LP) -CVD, and forms a thickness of 50 to 500 kPa using a siethylene (SiH 4 ) gas and oxygen as the source gas. The LPCVD process is used, but the temperature of 700 ° C. or more may be used for the healing of crystal defects due to the etching of the etched cross section, and the CVD oxide layer 132 may serve as a protective layer for the trench sidewall formed of a soy layer in a subsequent process. However, due to low pressure and relative low temperature in the process, thermal oxide film is hardly generated, so there is no fear of banding.

본 실시예에서 보다 바람직하게는 도9과 같이 산소 베리어층(133)을 더 적층하는 단계가 따르게 된다. 도9을 참조하면, 도8의 상태에서 후속 산화가 일어나는 경우의 소이층 밴딩을 방지하기 위해 CVD 산화막(132) 위에 산소 베리어층(133)으로 실리콘 질화막(Si3N4), 실리콘 산화질화막(SiON), 알루미늄 산화막(AlO3)을 30 내지 300Å 층착한다. 후속 산화란 소이층에 이온주입을 하기 전에 활성 영역을 이루는 소이층 패턴(123)에 스크린 산화막, 게이트 산화막을 형성하거나, 이후에 형성되는 게이트 폴리의 측벽을 산화시키는 공정 등을 의미한다. 후속의 반도체 장치 형성 공정을 통해 본 발명의 반도체 장치가 형성된다.More preferably in this embodiment, the step of further stacking the oxygen barrier layer 133 as shown in FIG. 9, a silicon nitride film (Si 3 N 4 ), a silicon oxynitride film (Si 3 N 4 ) as an oxygen barrier layer 133 on the CVD oxide film 132 in order to prevent soy layer banding when subsequent oxidation occurs in the state of FIG. 8. SiON) and aluminum oxide film (AlO 3 ) are deposited at 30 to 300 Pa. Subsequent oxidation refers to a process of forming a screen oxide film, a gate oxide film, or oxidizing sidewalls of a gate poly to be formed on the soy layer pattern 123 forming the active region before ion implantation into the soy layer. The semiconductor device of the present invention is formed through the subsequent semiconductor device formation process.

(실시예4)Example 4

도10을 참조하면, 소자 분리를 위해 트렌치가 식각 형성된 소이 기판에 급속 열산화(RTO:Rapid Thermal Oxidation)가 이루어진다. 일반 가열로에서 이루어지는 열산화와 달리, 950 내지 1180℃ 온도에서 30 내지 200초의 단시간에 기판에 노출된 실리콘층 즉, 소이층 패턴(123) 측벽에 대한 산화를 실시한다. 결과 측벽 산화막(125)이 형성된다. 산화막과 실리콘층의 계면을 통한 산소의 확산과 실리콘층의 산화는 공정 온도와 함께 시간에도 비례하므로 시간을 짧게하여 소이층의 저면 산화로 인한 밴딩의 확대를 억제한 것이다.Referring to FIG. 10, rapid thermal oxidation (RTO) is performed on a soy substrate in which trenches are etched for device isolation. Unlike thermal oxidation in a general heating furnace, the silicon layer exposed to the substrate, that is, the sidewall of the soy layer pattern 123, is exposed at a short time of 30 to 200 seconds at a temperature of 950 to 1180 ° C. As a result, the sidewall oxide film 125 is formed. The diffusion of oxygen through the interface between the oxide film and the silicon layer and the oxidation of the silicon layer are proportional to the time with the process temperature, thereby shortening the time to suppress the expansion of the banding due to the bottom surface oxidation of the soy layer.

(실시예5)Example 5

도11 내지 도14은 본 실시예의 각 공정 단계를 나타내는 공정 단면도들이다.11 to 14 are process sectional views showing respective process steps of this embodiment.

도11을 참조하면, 소이층을 식각하여 소이층 패턴(123)과 트렌치가 형성된 소이 기판에 트렌치 형성을 위해 형성한 실리콘 질화막(117) 패턴이 존재하는 상태로 아몰퍼스 실리콘층(151)이 전면에 콘포말하게 50 내지 300Å 두께로 적층된다.Referring to FIG. 11, the amorphous silicon layer 151 is formed on the entire surface of the soy layer by etching the soy layer, and the silicon nitride film 117 pattern formed to form the trench is present on the soy substrate on which the soy layer pattern 123 and the trench are formed. Conformally stacked 50-300 mm thick.

도12를 참조하면, 아몰퍼스 실리콘층이 적층된 소이 기판을 통상의 트렌치 측벽 산화를 실시하되 아몰퍼스 실리콘층 두께 이하로 실시한다. 결과적으로, 적층된 아몰퍼스 실리콘층에서 산소와 닿는 표면이 산화되어 30 내지 250Å의 표면 산화막(161)과 잔류 실리콘층(153)이 생긴다. 소이층, 즉, 트렌치 측벽과 닿는 아몰퍼스 실리콘층에는 열산화에 적용되는 고온으로 소이층의 결정 결함의 치유가 이루어짐과 함께 일부 고상 결정성장(SPE: Solid Phase Epitaxy)이 이루어질 수 있다.Referring to Fig. 12, a soy substrate on which an amorphous silicon layer is stacked is subjected to conventional trench sidewall oxidation but less than the amorphous silicon layer thickness. As a result, in the laminated amorphous silicon layer, the surface in contact with oxygen is oxidized to form a surface oxide film 161 and a residual silicon layer 153 of 30 to 250 kPa. The SOI layer, that is, the amorphous silicon layer in contact with the trench sidewalls, may be cured with crystal defects of the SOI layer at a high temperature applied to thermal oxidation, and some solid phase epitaxy (SPE) may occur.

도13을 참조하면, 아몰퍼스 실리콘층에 표면 산화막(161)이 이루어진 상태에서 트렌치를 채우도록 CVD로 트렌치 산화막(171)을 적층한다. 트렌치 산화막(171)이 형성되기 전에 실리콘 질화막 라이너가 먼저 얇게 적층될 수 있다. 그리고, 750 내지 1150℃ 온도에서 1시간 정도 어닐링을 실시한다. 어닐링은 트렌치 산화막(171)의 막질을 견고하게 하고 습식 식각비를 낮추기 위해 실시하는 어닐링과 동시에 이루어질 수 있으며, 질소 분위기에서 이루어지는 것이 바람직하다. 어닐링 과정에서 소이층과 접하는 부분의 잔류 실리콘층(153)에는 고상 결정성장이 이루어져 확대된 소이층 패턴(123')을 이루게 되며 고상 결정성장이 이루어지지 않은 나머지 부분은 후속 공정에서 산화막이 되므로 잔여 아몰퍼스 실리콘층으로 인한 절연상의 문제는 없다.Referring to FIG. 13, a trench oxide film 171 is deposited by CVD to fill a trench in a state where a surface oxide film 161 is formed on an amorphous silicon layer. The silicon nitride film liner may be first thinly stacked before the trench oxide film 171 is formed. And annealing is performed about 1 hour at the temperature of 750-1150 degreeC. Annealing may be performed at the same time as the annealing performed to strengthen the film quality of the trench oxide layer 171 and lower the wet etching ratio, and is preferably performed in a nitrogen atmosphere. Solid crystal growth occurs in the residual silicon layer 153 in contact with the soy layer during the annealing process to form an enlarged soy layer pattern 123 ', and the remaining portion that does not have solid phase growth becomes an oxide film in a subsequent process. There is no problem of insulation due to the amorphous silicon layer.

도14를 참조하면, 도13의 상태에서 트렌치를 채운 소자 분리막(173)을 제외한 나머지 트렌치 산화막을 CMP(Chemical Mechanical Polishing)로 제거하고, 차례로 식각 방지막인 실리콘 질화막과 패드 산화막을 제거하여 트렌치 소자 분리를 완성한다. 그리고 필요한 후공정을 통해 소이층 밴딩을 방지하는 구조를 가지는 반도체 장치가 이루어진다.Referring to FIG. 14, the trench oxide layer except for the isolation layer 173 filling the trench in FIG. 13 is removed by CMP (Chemical Mechanical Polishing), and the silicon nitride layer and the pad oxide layer, which are anti-etching layers, are removed to remove the trench element. To complete. In addition, a semiconductor device having a structure for preventing soy layer banding is achieved through a necessary post process.

(실시예6)Example 6

도15 내지 도17은 본 실시예의 각 공정 단계를 나타내는 공정 단면도들이다.15 to 17 are process sectional views showing respective process steps of this embodiment.

도15를 참조하면, 소이층을 식각하여 소자 분리를 위한 트렌치가 형성된 소이 기판에 트렌치 형성을 위한 실리콘 질화막(117) 패턴이 존재하는 상태로 아몰퍼스 실리콘층(151)이 전면에 콘포말하게 50 내지 300Å 두께로 적층된다.Referring to FIG. 15, the amorphous silicon layer 151 conforms to the entire surface in a state in which a silicon nitride film 117 pattern for forming a trench is present on a soy substrate in which a trench for etching a device is formed by etching the soy layer. It is laminated 300mm thick.

도16을 참조하면, 아몰퍼스 실리콘층(151)이 적층된 기판에 550 내지 700℃ 온도로 한 시간 어닐링을 실시한다. 어닐링은 일반 가열로나 고진공 시스템(UHV system: Ultra High Vacuum system) 에서 산소가 없이 이루어지며, 질소 분위기에서 이루어지는 것이 바람직하다. 이때 아몰퍼스 실리콘층(151)에는 재결정 작업이 이루어지면서 소이층 패턴(123)과 인접한 부분에서는 소이층 패턴(123)의 단결정 구조의 영향을 받아 고상 결정성장(SPE)이 이루어진다. 결과, 확대된 소이층 패턴(123')이 형성된다.Referring to Fig. 16, annealing is performed at a temperature of 550 to 700 DEG C on a substrate on which the amorphous silicon layer 151 is laminated. Annealing is performed without oxygen in a general heating furnace or an ultra high vacuum system (UHV system), preferably in a nitrogen atmosphere. In this case, while the recrystallization work is performed on the amorphous silicon layer 151, the solid crystal growth (SPE) is performed in the portion adjacent to the small layer pattern 123 under the influence of the single crystal structure of the small layer pattern 123. As a result, an enlarged small layer pattern 123 'is formed.

도17을 참조하면, 트렌치 측벽의 아몰퍼스 실리콘층에 고상 결정성장이 이루어진 다음에 측벽 산화를 실시하여 표면 산화막(161)을 형성한다. 그리고 트렌치 산화막(171)을 적층하여 트렌치를 채운다. 이후 통상적인 트렌치 소자 분리 공정과 같이 대개 트렌치 산화막(171)에 대한 어닐링이 실시된다. 아몰퍼스 실리콘층(151)에서 표면 산화막(161)으로 변하지 않은 부분은 잔류 실시콘층(153)이 된다.Referring to FIG. 17, after the solid crystal growth is performed on the amorphous silicon layer of the trench sidewall, sidewall oxidation is performed to form the surface oxide film 161. The trench oxide film 171 is stacked to fill the trench. Afterwards, annealing of the trench oxide layer 171 is usually performed as in a conventional trench device isolation process. The portion of the amorphous silicon layer 151 that is not changed to the surface oxide film 161 becomes the remaining embodiment cone layer 153.

도18을 참조하면, CMP에 의한 평탄화 식각에 의해 활성 영역인 소이층 패턴(123') 위에서의 트렌치 산화막(171)이 제거되고, 소자 분리막(173)만 남게 된다. 그리고, 트렌치 패터닝에서 식각 마스크의 역할을 한 실리콘 질화막과 패드 산화막이 제거된다. 트렌치 산화막을 적층하기 전에 실리콘 질화막 라이너가 먼저 콘포말하게 적층될 수 있다.Referring to FIG. 18, the trench oxide film 171 on the small layer pattern 123 ′, which is an active region, is removed by planarization etching by CMP, leaving only the device isolation film 173. Then, the silicon nitride film and the pad oxide film, which serve as an etch mask in the trench patterning, are removed. The silicon nitride film liner may first be conformally stacked before stacking the trench oxide film.

한편, 본 실시예에서 고상 결정성장을 위한 어닐링 단계에서 소이층의 결정 결함 치유가 이루어지므로 별도의 측벽 열산화는 생략되는 것이 바람직하다. 열산화를 하지 않아 잔류될 수 있는 실리콘층, 특히 트렌치 저면의 잔류 실리콘층(153)은 CVD 산화막 적층 이후의 산소에 노출되는 후속 열 공정에서 산화되므로 이로 인한 절연의 문제는 생기지 않는다.On the other hand, since the crystal defect healing of the soy layer is performed in the annealing step for the solid crystal growth in the present embodiment, it is preferable that a separate sidewall thermal oxidation is omitted. The silicon layer which may be left without thermal oxidation, in particular, the residual silicon layer 153 on the bottom of the trench is oxidized in a subsequent thermal process exposed to oxygen after the CVD oxide layer is deposited, thereby causing no problem of insulation.

본 발명에 따르면 소이 기판에 트렌치 소자 분리를 실시하면서 발생할 수 있는 소이층 밴딩 현상을 억제하거나 원천적으로 방지할 수 있다.According to the present invention, it is possible to suppress or fundamentally prevent soy layer banding, which may occur when trench isolation is performed on a soy substrate.

Claims (13)

하부 실리콘층, 매몰 산화 실리콘층, 소이(SOI:Silicon On Insulator)층을 구비하는 소이 기판을 형성하는 단계;Forming a soy substrate having a lower silicon layer, a buried silicon oxide layer, and a soy silicon on insulator (SOI) layer; 상기 소이층을 통하여 질소(N) 이온을 직접 주입하여 상기 매몰 산화 실리콘층과 상기 소이층 사이에 질소 함유층을 형성하는 단계; 및Directly injecting nitrogen (N) ions through the soy layer to form a nitrogen-containing layer between the buried silicon oxide layer and the soy layer; And 상기 소이 기판의 상기 소이층을 식각하여 소자 분리용 트렌치를 형성하는 단계를 포함하여 이루어지는 소이층 밴딩 방지 방법.And etching the soy layer of the soy substrate to form a device isolation trench. 삭제delete 제 1 항에 있어서,The method of claim 1, 상기 질소 이온주입은 상기 소이층 표면에 패드 산화막이 형성된 상태에서 이루어지는 것을 특징으로 하는 소이층 밴딩 방지 방법.Said nitrogen ion implantation is a soy layer banding prevention method, characterized in that the pad oxide film is formed on the soy layer surface. 하부 실리콘층, 매몰 산화 실리콘층, 소이(SOI:Silicon On Insulator)층을 구비하는 소이 기판의 상기 소이층을 식각하여 트렌치를 형성하는 단계,Etching the soy layer of the soy substrate having a lower silicon layer, an buried silicon oxide layer, and a soy (silicon on insulator) layer to form a trench, 상기 트렌치가 형성된 소이 기판을 틸트시켜 질소 이온 주입을 실시하여 상기 트렌치 하부 가장자리의 상기 매몰 산화 실리콘층과 상기 소이층 사이에 질소함유층을 형성하는 단계를 구비하는 소이층 밴딩 방지 방법.And tilting the trench in which the trench is formed to perform nitrogen ion implantation to form a nitrogen-containing layer between the buried silicon oxide layer and the trench in the bottom edge of the trench. 하부 실리콘층, 매몰 실리콘 산화층 및 소이층을 포함하는 소이 기판의 상기 소이층을 식각하여 트렌치를 형성하는 단계 및Etching the soy layer of the soy substrate including a lower silicon layer, an embedded silicon oxide layer, and a soy layer to form a trench; and 상기 트렌치를 포함하는 상기 소이 기판 전면에 LPCVD 방법을 적용하여 700 내지 750℃의 온도에서 50 내지 500Å의 두께로 산화막을 콘포말하게 적층하는 단계를 포함하는 소이층 밴딩 방지 방법.And applying the LPCVD method on the entire surface of the soy substrate including the trench to conformally deposit an oxide film at a thickness of 50 to 500 kV at a temperature of 700 to 750 ° C. 제 5 항에 있어서,The method of claim 5, wherein 상기 CVD 산화막을 콘포말하게 적층하는 단계 다음에Conformally stacking the CVD oxide film 실리콘 질화막 라이너를 형성하는 단계와Forming a silicon nitride film liner 상기 트렌치를 매립 산화막으로 채우는 단계가 더 구비되는 것을 특징으로 하는 소이층 밴딩 방지 방법.And filling the trench with a buried oxide film. 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete
KR10-2003-0009504A 2000-08-17 2003-02-14 Method of preventing bending of soi layer and semiconductor device formed by the same KR100431065B1 (en)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020000047585 2000-08-17
KR20000047585 2000-08-17

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
KR10-2000-0064715A Division KR100390143B1 (en) 2000-08-17 2000-11-01 Method of preventing bending of soi layer and semiconductor device formed by the same

Publications (2)

Publication Number Publication Date
KR20030022228A KR20030022228A (en) 2003-03-15
KR100431065B1 true KR100431065B1 (en) 2004-05-12

Family

ID=19683602

Family Applications (2)

Application Number Title Priority Date Filing Date
KR10-2000-0064715A KR100390143B1 (en) 2000-08-17 2000-11-01 Method of preventing bending of soi layer and semiconductor device formed by the same
KR10-2003-0009504A KR100431065B1 (en) 2000-08-17 2003-02-14 Method of preventing bending of soi layer and semiconductor device formed by the same

Family Applications Before (1)

Application Number Title Priority Date Filing Date
KR10-2000-0064715A KR100390143B1 (en) 2000-08-17 2000-11-01 Method of preventing bending of soi layer and semiconductor device formed by the same

Country Status (1)

Country Link
KR (2) KR100390143B1 (en)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100481868B1 (en) * 2002-11-26 2005-04-11 삼성전자주식회사 Modified silicon-on-insulator substrate having isolation structure of preventing leakage current and method of fabricating the same
KR20040046514A (en) * 2002-11-27 2004-06-05 주식회사 하이닉스반도체 Method for forming a isolation layer in semiconductor device
CN111341726B (en) * 2018-12-19 2023-05-02 夏泰鑫半导体(青岛)有限公司 Semiconductor device and method for manufacturing the same

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001144170A (en) * 1999-11-11 2001-05-25 Mitsubishi Electric Corp Semiconductor device and manufacturing method therefor

Also Published As

Publication number Publication date
KR20030022228A (en) 2003-03-15
KR100390143B1 (en) 2003-07-04
KR20020014641A (en) 2002-02-25

Similar Documents

Publication Publication Date Title
US6881645B2 (en) Method of preventing semiconductor layers from bending and semiconductor device formed thereby
US6326282B1 (en) Method of forming trench isolation in a semiconductor device and structure formed thereby
US6140242A (en) Method of forming an isolation trench in a semiconductor device including annealing at an increased temperature
KR100428768B1 (en) Sti type semiconductor device and method of forming the same
US7902628B2 (en) Semiconductor device with trench isolation structure
US20020127818A1 (en) Recess-free trench isolation structure and method of forming the same
US5821153A (en) Method to reduce field oxide loss from etches
US6544861B2 (en) Method for forming isolation trench
US20020100952A1 (en) Semiconductor device and method of forming isolation area in the semiconductor device
US6271147B1 (en) Methods of forming trench isolation regions using spin-on material
KR100431065B1 (en) Method of preventing bending of soi layer and semiconductor device formed by the same
US6344374B1 (en) Method of fabricating insulators for isolating electronic devices
KR20070073012A (en) Cmos transistor having sti structure and fabrication method of the same
US7659177B2 (en) Manufacturing method of high voltage semiconductor device that includes forming a nitride layer on shallow trench isolations
KR19990077847A (en) Semiconductor apparatus and method for manufacturing same
KR100344765B1 (en) Method for isolating semiconductor devices
KR100274978B1 (en) Method for manufacturing shallow trench isolation
KR100622754B1 (en) A method for forming a field oxide of a semiconductor device
KR100297169B1 (en) Method for forming isolation layer of semiconductor device
KR100672769B1 (en) Method for forming isolation in semiconductor device
KR100365740B1 (en) method of trench isolation using nitrogen diffusion
KR100673100B1 (en) Isolation method for semiconductor device
KR20010061041A (en) Forming method for a field oxide of semiconductor device
KR20000039029A (en) Method of forming trench isolation having double liner
KR20030001941A (en) Method For Manufacturing Semiconductor Devices

Legal Events

Date Code Title Description
A107 Divisional application of patent
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
J201 Request for trial against refusal decision
AMND Amendment
B701 Decision to grant
GRNT Written decision to grant
FPAY Annual fee payment
FPAY Annual fee payment
FPAY Annual fee payment

Payment date: 20190329

Year of fee payment: 16