KR100429425B1 - Electrostatic discharge protection circuit - Google Patents
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Abstract
본 발명은 정전기 방전(Electrostatic Discharge; ESD) 보호 회로에 관한 것으로, RY/BYb 핀과, 전원 단자와 상기 RY/BYb 핀 사이에 접속된 제 1 필드 트랜지스터와, 상기 RY/BYb 핀과 접지 단자 사이에 접속된 제 2 필드 트랜지스터와, 상기 RY/BYb 핀과 접속된 저항과, 상기 전원 단자와 상기 저항 사이에 접속된 PMOS 트랜지스터와, 상기 저항과 접지 단자 사이에 접속된 NMOS 트랜지스터와, 상기 PMOS 트랜지스터의 게이트 단자와 접속된 인버터를 포함하여 이루어져, ESD 스트레스에 대한 방전 경로를 더 확보하여 RY/BYb 핀에 불량을 발생시키지 않으며 우수한 ESD 특성 개선 효과를 얻을 수 있는 ESD 보호 회로가 제시된다.The present invention relates to an electrostatic discharge (ESD) protection circuit, comprising a RY / BYb pin, a first field transistor connected between a power supply terminal and the RY / BYb pin, and between the RY / BYb pin and a ground terminal. A second field transistor connected to the resistor, a resistor connected to the RY / BYb pin, a PMOS transistor connected between the power supply terminal and the resistor, an NMOS transistor connected between the resistor and the ground terminal, and the PMOS transistor An ESD protection circuit is provided that includes an inverter connected to the gate terminal of the circuit board, and further secures a discharge path to ESD stress, thereby preventing failure of the RY / BYb pin and improving the ESD characteristics.
Description
본 발명은 정전기 방전(Electrostatic Discharge: 이하 "ESD"라 함) 보호 회로에 관한 것으로, 특히 RY/BYb 핀에 사용되는 ESD 보호 회로에 더미 풀업 트랜지스터를 더 구성하고, 이의 게이트 단자에 접지 단자와 연결된 인버터를 접속함으로써 ESD 스트레스에 대한 방전 경로를 더 확보하여 RY/BYb 핀에 불량을 발생시키지 않으며 우수한 ESD 특성 개선 효과를 얻을 수 있는 ESD 보호 회로에 관한 것이다.The present invention relates to an electrostatic discharge (hereinafter referred to as "ESD") protection circuit, and in particular, a dummy pull-up transistor is further configured in an ESD protection circuit used for the RY / BYb pin, and connected to a ground terminal of the gate terminal thereof. By connecting the inverter, the discharge protection against ESD stress is further secured, thereby preventing the RY / BYb pin from failing and improving the ESD characteristics.
메모리 소자의 집적 회로에서 발생하는 불량 모드(failure mode)에는 여러가지 있는데, 전기적 현상에 의한 모드로는 EOS와 ESD가 있다. 이중에서 ESD 현상은 정전기가 흐르면서 발생하는 현상으로, 발생 원인에 따라 HBM, MM, CDM으로 분류된다. 이러한 전류는 트랜지스터의 가장 취약한 부분으로 집중되어 흐르기 때문에 접합부나 콘택 또는 게이트 산화막의 용해(melting)에 의한 불량 현상의 원인이 된다.There are various failure modes occurring in integrated circuits of memory devices, and EOS and ESD are modes of electrical phenomena. Among them, ESD phenomenon occurs when static electricity flows and is classified into HBM, MM, and CDM according to the cause of occurrence. Since the current flows concentrated to the weakest part of the transistor, it causes a defect phenomenon due to melting of the junction, the contact, or the gate oxide film.
이러한 ESD 현상에 대하여 내부 회로를 보호하기 위해 메모리 소자에서는 입력 핀과 DQ 핀에 ESD 보호 회로를 구성하고 있다. 이러한 보호 회로는 그 기능상 입력단에는 전압을 일정하게 유지하는 역할을 해주도록 하고, 출력단에는 전류를 일정하게 유지하는 역할을 해주도록 한다.In order to protect the internal circuit against such ESD phenomenon, the memory device includes an ESD protection circuit at the input pin and the DQ pin. This protection circuit functions to keep the voltage constant at the input stage and to keep the current constant at the output stage.
도 1은 입력 핀에 사용되는 일반적인 ESD 보호 회로로서, 필드 트랜지스터가 주로 사용된다. 전원 단자(Vcc)와 접지 단자(Vss) 사이에 제 1 필드 트랜지스터(F11)와 제 2 필드 트랜지스터(F12)가 접속되고, 제 1 및 제 2 필드 트랜지스터(F11 및 F12)의 사이에 접속된 입력 핀(11)은 저항(R11)을 통해 내부 회로로 연결된다. 이러한 보호 회로는 외부의 정전기 충격으로부터 내부 회로를 보호하는 역할을 한다.1 is a general ESD protection circuit used for an input pin, in which a field transistor is mainly used. The first field transistor F11 and the second field transistor F12 are connected between the power supply terminal Vcc and the ground terminal Vss, and are connected between the first and second field transistors F11 and F12. The pin 11 is connected to the internal circuit through the resistor R11. This protection circuit serves to protect the internal circuit from external electrostatic shock.
도 2는 DQ 핀에 일반적으로 사용하는 ESD 보호 회로이다. 전원 단자(Vcc)와 접지 단자(Vss) 사이에 제 1 PMOS 트랜지스터(P21)와 제 1 NMOS 트랜지스터(N21)가 접속된 입출력 드라이버가 구성된다. 그리고, 제 1 PMOS 트랜지스터(P21)와 제 1 NMOS 트랜지스터(N21)의 접속점에 저항(R21)과 DQ 핀(21)이 접속된다. 또한, DQ 핀(21)은 전원 단자(Vcc)와 접지 단자(Vss) 사이에 접속된 제 1 필드 트랜지스터(F21)와 제 2 필드 트랜지스터(F22) 사이의 접속점에 접속된다. 여기서는, 제 1 PMOS 트랜지스터(P21)와 제 1 NMOS 트랜지스터(N21)로 구성된 입출력 드라이버도 필드 트랜지스터와 함께 ESD 보호 기능을 수행한다.2 is an ESD protection circuit typically used for the DQ pin. An input / output driver in which the first PMOS transistor P21 and the first NMOS transistor N21 are connected between the power supply terminal Vcc and the ground terminal Vss is configured. The resistor R21 and the DQ pin 21 are connected to the connection point of the first PMOS transistor P21 and the first NMOS transistor N21. The DQ pin 21 is also connected to a connection point between the first field transistor F21 and the second field transistor F22 connected between the power supply terminal Vcc and the ground terminal Vss. Here, the input / output driver composed of the first PMOS transistor P21 and the first NMOS transistor N21 also performs an ESD protection function together with the field transistor.
도 3은 RY(ready)/BY(busy)b 핀에 일반적으로 사용되는 ESD 보호 회로로서, RY/BYb 핀은 출력 기능만을 수행하므로, 다른 DQ 핀들의 입출력 드라이버와는 다른 구조를 갖게 된다. 전원 단자(Vcc)와 접지 단자(Vss) 사이에 제 1 필드 트랜지스터(F31)와 제 2 필드 트랜지스터(F32)가 접속된다. 제 1 및 제 2 필드 트랜지스터(F31 및 F32)의 점속점에 RY/BYb 핀(31) 및 저항(R31), 그리고 접지 단자(Vss)와 접속된 NMOS 트랜지스터(N31)와 연결된다.3 is an ESD protection circuit generally used for the RY (ready) / BY (busy) b pins. Since the RY / BYb pin performs only an output function, it has a structure different from that of the input / output drivers of other DQ pins. The first field transistor F31 and the second field transistor F32 are connected between the power supply terminal Vcc and the ground terminal Vss. The first and second field transistors F31 and F32 are connected to an NMOS transistor N31 connected to the RY / BYb pin 31 and the resistor R31 and the ground terminal Vss at the point shift points.
현재 개발중인 0.25㎛ 플래쉬 메모리 소자의 ESD 보호 회로는 필드 트랜지스터를 사용하고 있으며, 입력 핀에 사용되는 ESD 보호 회로의 접합부는 DDD 구조를 사용하고, DQ 핀에 사용되는 ESD 보호 회로의 접합부는 LDD 구조를 사용한다. 일반적으로 ESD 보호 회로의 접합부로는 DDD 구조보다는 LDD 구조가 더 유리하지만, 플래쉬 메모리 소자에서는 게이트 산화막 두께에 있어 DDD 구조가 LDD 구조에 비해 유리하며, 또한 입력 핀에 12.5V의 고전압이 인가되는 경우가 있어 입력 핀은 DDD 구조를 사용하고 있다. 그러나, DDD 구조는 LDD 구조에 비해 높은 접합 항복 전압을 가지기 때문에 ESD 전류가 빠지기 쉽지 않고, 또한 전류 크라우딩(crowding)으로 전류가 한군데로 집중되어 ESD 특성에 더 취약할 수 있다. 그런데, 현재 DDD 접합 구조를 갖는 입력 필드 트랜지스터에 대한 특성은 이미 개선된 상태이다.The ESD protection circuit of the 0.25μm flash memory device currently under development uses a field transistor, the junction of the ESD protection circuit used for the input pin uses a DDD structure, and the junction of the ESD protection circuit used for the DQ pin is an LDD structure. Use Generally, the LDD structure is more advantageous than the DDD structure as the junction of the ESD protection circuit. However, in the flash memory device, the DDD structure is more advantageous than the LDD structure in terms of the thickness of the gate oxide, and when a high voltage of 12.5 V is applied to the input pin. The input pin uses a DDD structure. However, since the DDD structure has a higher junction breakdown voltage than the LDD structure, the ESD current is not easy to fall out, and the current concentration is concentrated in a single place by current crowding, thereby making it more susceptible to ESD characteristics. However, the characteristics of the input field transistors having the DDD junction structure are already improved.
플래쉬 메모리 소자에서 DQ 핀은 입출력 기능을 갖는 반면, RY/BYb 핀은 출력 기능만을 갖는다. 이에 따라 이미 설명한 바와 같이 DQ 핀에 사용되는 ESD 보호 회로는 풀업 및 풀다운 트랜지스터로 이루어진 입출력 드라이버가 구성되지만, RY/BYb 핀에 사용되는 ESD 보호 회로는 풀다운 트랜지스터만을 갖게 된다.In flash memory devices, the DQ pin has input and output functions, while the RY / BYb pin has only output functions. Thus, as already explained, the ESD protection circuit used on the DQ pin consists of an input / output driver consisting of pull-up and pull-down transistors, but the ESD protection circuit used on the RY / BYb pin has only a pull-down transistor.
한편, DQ 핀에 사용되는 ESD 보호 회로는 입출력 드라이버와 필드 트랜지스터가 ESD 역할을 하도록 되어 있다. ESD 현상이 발생하면 LDD 접합으로 이루어진 필드 트랜지스터는 메인 ESD 보호 회로 역할을 하며, 입출력 드라이버는 보조 ESD 보호 회로 역할을 하게 된다.On the other hand, the ESD protection circuit used for the DQ pin has an input / output driver and a field transistor to play an ESD role. When an ESD event occurs, the field transistor, which consists of an LDD junction, acts as the main ESD protection circuit, and the input / output driver acts as a secondary ESD protection circuit.
LDD 구조를 갖는 필드 트랜지스터의 접합 항복 전압(junction breakdown voltage)은 약 11V이고, 풀업 트랜지스터로 사용되는 고전압 PMOS 트랜지스터의 항복 전압은 약 12V이며, 풀다운 트랜지스터로 사용하는 고전압 NMOS 트랜지스터의 항복 전압은 약 13V이다. 한편, 저전압 트랜지스터의 항복 전압은 8∼10V이다. 이때 ESD 보호 회로의 입출력 드라이버에 고전압 접합을 갖는 트랜지스터를 사용하는 것은 ESD가 발생했을 때 입출력 드라이버가 먼저 턴온되어 데미지를 입는 것을 방지하여 ESD 특성을 좋게 하기 위함이다. 또한 입출력 드라이버 앞단에 저항를 사용하여 입출력 드라이버의 턴온을 지연시킨다. 이 저항은 메모리의 속도에 영향을 줄 수 있는 요인이 되므로, 이 저항 크기의 설정 또한 중요하다. 그리고, 입출력 드라이버에 사용되는 트랜지스터들은 노멀 트랜지스터와 다른 ESD 룰을 만들어 제공하고 있다.The junction breakdown voltage of a field transistor having an LDD structure is about 11V, the breakdown voltage of a high voltage PMOS transistor used as a pullup transistor is about 12V, and the breakdown voltage of a high voltage NMOS transistor used as a pulldown transistor is about 13V. to be. On the other hand, the breakdown voltage of the low voltage transistor is 8 to 10V. In this case, the use of a transistor having a high voltage junction in the input / output driver of the ESD protection circuit is to improve the ESD characteristics by preventing the input / output driver from being turned on first and being damaged when an ESD occurs. Also, a resistor is used in front of the I / O driver to delay the turn-on of the I / O driver. This resistance is also a factor that can affect the speed of the memory, so setting this resistor size is also important. In addition, the transistors used in the input / output driver make and provide an ESD rule different from the normal transistor.
그러나, RY/BYb 핀은 DQ 핀과 같은 LDD 구조를 가지면서 다른 DQ 핀에 비해 풀다운 트랜지스터만 존재하므로 ESD가 발생했을 때 ESD 스트레스에 대한 방전 경로(discharge path)가 부족하게 되어 ESD 특성 확인 결과 RY/BYb 핀에 불량이 발생된다. 이러한 불량은 RY/BYb 핀을 구성하고 있는 풀다운 트랜지스터의 게이트 산화막 파괴 및 콘택 스파이크 또는 필드 산화막내의 콘택 스파이크 불량 현상에 기인하는 것으로 판명되었다.However, because the RY / BYb pin has the same LDD structure as the DQ pin and has only a pull-down transistor compared to other DQ pins, the RY / BYb pin lacks a discharge path for ESD stress when ESD occurs, resulting in a lack of ESD characteristics. Failure occurs on the / BYb pin. Such defects have been found to be due to gate oxide breakdown and contact spike or contact spike failure in the field oxide film of the pull-down transistor constituting the RY / BYb pin.
본 발명의 목적은 RY/BYb 핀에 사용되는 ESD 보호 회로를 다른 DQ 핀에 사용되는 ESD 보호 회로와 같은 구조로 형성함으로써 ESD에 대한 방전 경로를 형성하여 ESD 특성을 개선할 수 있는 ESD 보호 회로를 제공하는데 있다.An object of the present invention is to form an ESD protection circuit used for the RY / BYb pin in the same structure as the ESD protection circuit used for the other DQ pin to form a discharge path for the ESD to improve the ESD characteristics To provide.
도 1은 일반적인 입력 핀에 사용되는 정전기 방전 보호 회로도.1 is an electrostatic discharge protection circuit diagram used for a typical input pin.
도 2는 일반적인 DQ 핀에 사용되는 정전기 방전 보호 회로도.2 is an electrostatic discharge protection circuit diagram used for a typical DQ pin.
도 3는 일반적인 RY/BYb 핀에 사용되는 정전기 방전 보호 회로도.3 is an electrostatic discharge protection circuit diagram used for a typical RY / BYb pin.
도 4는 본 발명에 따른 RY/BYb 핀에 사용되는 정전기 방전 보호 회로도.4 is an electrostatic discharge protection circuit diagram used in the RY / BYb pin according to the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
F41 및 F42 : 제 1 및 제 2 필드 트랜지스터F41 and F42: first and second field transistors
P41 : PMOS 트랜지스터 N41 : NMOS 트랜지스터P41: PMOS transistor N41: NMOS transistor
R41 : 저항 I41 : 인버터R41: Resistor I41: Inverter
41 : RY/BYb 핀41: RY / BYb pin
본 발명에 따른 ESD 보호 회로는 RY/BYb 핀과, 전원 단자와 상기 RY/BYb 핀 사이에 접속된 제 1 필드 트랜지스터와, 상기 RY/BYb 핀과 접지 단자 사이에 접속된 제 2 필드 트랜지스터와, 상기 RY/BYb 핀과 접속된 저항과, 상기 전원 단자와 상기 저항 사이에 접속된 PMOS 트랜지스터와, 상기 저항과 접지 단자 사이에 접속된 NMOS 트랜지스터와, 상기 PMOS 트랜지스터의 게이트 단자와 접속된 인버터를 포함하여 이루어진 것을 특징으로 한다.The ESD protection circuit according to the present invention includes a RY / BYb pin, a first field transistor connected between a power supply terminal and the RY / BYb pin, a second field transistor connected between the RY / BYb pin and a ground terminal; A resistor connected to the RY / BYb pin, a PMOS transistor connected between the power supply terminal and the resistor, an NMOS transistor connected between the resistor and the ground terminal, and an inverter connected to the gate terminal of the PMOS transistor. Characterized in that made.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described in detail the present invention.
도 4는 본 발명에 따른 RY/BYb 핀에 사용되는 ESD 보호 회로이다.4 is an ESD protection circuit used for the RY / BYb pin according to the present invention.
도시된 바와 같이 전원 단자(Vcc)와 접지 단자(Vss) 사이에 제 1 필드 트랜지스터(F41)와 제 2 필드 트랜지스터(F42)가 접속된다. 제 1 및 제 2 필드 트랜지스터(F41 및 F42)의 점속점에 RY/BYb 핀(41) 및 폴리실리콘으로 형성된 저항(R41)이 접속된다. 저항(R41)은 PMOS 트랜지스터(P41) 및 NMOS 트랜지스터(N41)로 구성된 입출력 드라이버의 데미지를 최소화하기 위한 것이다. 그리고, 저항(R41)과의 접속점을 사이에 두고 전원 단자(Vcc)와 접지 단자(Vss) 사이에 PMOS 트랜지스터 (P41) 및 NMOS 트랜지스터(N41)가 접속된다. PMOS 트랜지스터(P41)의 게이트 단자는 접지 단자(Vss)와 접속된 인버터(I41)가 접속된다. 인버터(I41)는 네가티브 ESD의 특성을 개선하기 위한 것이다.As illustrated, the first field transistor F41 and the second field transistor F42 are connected between the power supply terminal Vcc and the ground terminal Vss. The RY / BYb pin 41 and the resistor R41 formed of polysilicon are connected to the point-shift points of the first and second field transistors F41 and F42. The resistor R41 is for minimizing damage of the input / output driver composed of the PMOS transistor P41 and the NMOS transistor N41. The PMOS transistor P41 and the NMOS transistor N41 are connected between the power supply terminal Vcc and the ground terminal Vss with the connection point with the resistor R41 interposed therebetween. The gate terminal of the PMOS transistor P41 is connected to the inverter I41 connected to the ground terminal Vss. Inverter I41 is for improving the characteristics of negative ESD.
상기와 같이 본 발명에 따른 RY/BYb 핀에 사용되는 ESD 보호 회로는 네가티브 모드의 ESD 스트레스에 대비하기 위하여 풀업 트랜지스터의 게이트 단자에 인버터를 접속하여 ESD 방전 경로를 만들어준다.As described above, the ESD protection circuit used in the RY / BYb pin according to the present invention creates an ESD discharge path by connecting an inverter to a gate terminal of a pull-up transistor in order to prepare for negative ESD stress.
상술한 바와 같이 본 발명에 의하면 RY/BYb 핀에 사용되는 ESD 보호 회로에 더미 풀업 트랜지스터를 더 구성하고, 이의 게이트 단자에 접지 단자와 연결된 인버터를 접속함으로써 ESD 스트레스에 대한 방전 경로를 더 확보하여 RY/BYb 핀에 불량을 발생시키지 않으며 우수한 ESD 특성 개선 효과를 얻을 수 있다.As described above, according to the present invention, a dummy pull-up transistor is further configured in an ESD protection circuit used for the RY / BYb pin, and an inverter connected to the ground terminal is connected to the gate terminal thereof to further secure a discharge path for ESD stress, thereby preventing RY. It does not fail the / BYb pin and provides excellent ESD characteristics.
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