KR100429111B1 - Semiconductor device and dummy pattern placing method - Google Patents
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Abstract
본 발명의 반도체 장치는 반도체 기판(1)과, 반도체 기판(1)의 소자 분리 영역에 제 1 A/A 더미 패턴(5a)과, 제1 A/A 더미 패턴(5a)보다도 피치가 작은 제2 A/A 더미 패턴(5b)을 포함한다. 제1 및 제2 A/A 더미 패턴(5a, 5b)의 배치는 서로 다른 단계에서 행한다. 본 발명의 반도체 장치는 다른 국면에서는 반도체 기판 상의 영역을 복수로 분할하는 메쉬 영역 내의 소자 패턴의 점유율에 따라 배치된 더미 패턴을 갖는다.The semiconductor device according to the present invention is made of a semiconductor having a pitch smaller than that of the first A / A dummy pattern 5a and the first A / A dummy pattern 5a in the semiconductor substrate 1 and the element isolation region of the semiconductor substrate 1. 2 A / A dummy pattern 5b. The arrangement of the first and second A / A dummy patterns 5a and 5b is performed at different stages. In another aspect, the semiconductor device of the present invention has a dummy pattern arranged according to the occupancy rate of the element pattern in the mesh region that divides the region on the semiconductor substrate into a plurality.
Description
본 발명은 제조 중인 패턴의 불균일한 밀도로 인한 단차를 감소시키기 위한 더미 패턴을 갖는 반도체 장치 및 더미 패턴의 배치 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device having a dummy pattern and a method of arranging the dummy pattern for reducing the step due to the uneven density of the pattern under manufacture.
종래부터 CMP(Chemical Mechanical Polishing) 공정에서 본래 형성되어야 할 소자 형성 영역의 패턴의 불균일한 밀도로 인하여 소자 분리 영역의 분리 절연막에발생하는 평탄성 저하의 문제를 해결하기 위해 소자 분리 영역에 더미 패턴을 배치하는 반도체 장치가 알려져 있다.Conventionally, a dummy pattern is disposed in the device isolation region in order to solve the problem of flatness deterioration occurring in the isolation insulating layer of the device isolation region due to the non-uniform density of the pattern of the device formation region that is to be originally formed in the chemical mechanical polishing (CMP) process. A semiconductor device is known.
예를 들면, 특허 공개 평8-213396호 공보에서는 배선층에서의 더미 패턴의 예가 개시되어 있으며, 특허 공개 평9-181159호 공보에서는 소자 형성 영역 패턴을 분리하기 위해 STI(Shallow Trench Isolation), 즉 좁은 트랜치 분리를 이용하였을 때의 더미 패턴의 예가 개시되어 있다.For example, Japanese Patent Application Laid-Open No. 8-213396 discloses an example of a dummy pattern in a wiring layer, and Japanese Patent Application Laid-open No. 9-181159 discloses a shallow trench isolation (STI), that is, a narrow pattern for separating element formation region patterns. An example of a dummy pattern when using trench isolation is disclosed.
또한, 최근 이용되고 있는 반도체 장치에 있어서는 그 제조 공정을 간략화하기 위해 모든 소자 사이의 분리를 STI에서 행하고 있다. 그 때문에 도 18에 도시한 바와 같이 소자 분리 영역(103)은 매우 넓은 영역이 된다.Moreover, in the semiconductor device used recently, in order to simplify the manufacturing process, isolation | separation between all elements is performed by STI. Therefore, as shown in FIG. 18, the element isolation region 103 becomes a very large region.
도 18에 도시한 바와 같이 반도체 기판(101)의 소자 분리 영역(103)에 트렌치(103a, 103b)를 형성하고 이 트렌치(103a, 103b)를 덮도록 절연막(102)을 피착한다. 그 후, CMP나 에치백을 행하여 평탄화를 행한다.As shown in FIG. 18, trenches 103a and 103b are formed in the element isolation region 103 of the semiconductor substrate 101, and an insulating film 102 is deposited to cover the trenches 103a and 103b. Thereafter, CMP or etch back is performed to planarize.
이 때, 도 19에 도시한 바와 같이 넓은 트렌치(103a) 내에 형성된 분리 절연막(102a) 표면은 좁은 트렌치(103b) 내에 형성된 분리 절연막(102b) 표면에 비하여 크게 우묵하게 패인다.At this time, as shown in FIG. 19, the surface of the isolation insulating film 102a formed in the wide trench 103a is largely recessed as compared to the surface of the isolation insulating film 102b formed in the narrow trench 103b.
이 큰 오목부를 억제하는 수단으로서 도 20에 도시한 바와 같이 넓은 트렌치(103a) 내에 더미 패턴(105)을 형성한 후 절연막(102)을 피착하여 CMP 등을 실행하는 방법이 있다.As a means for suppressing this large concave portion, a dummy pattern 105 is formed in the wide trench 103a as shown in FIG. 20, and then the insulating film 102 is deposited to perform CMP or the like.
이 방법에 따르면 도 21에 도시한 바와 같이 CMP 등을 실행한 후, 넓은 트렌치(103a) 내에 남는 분리 절연막(102a) 표면은 크게 우묵하게 패이지 않는다. 그때문에 더미 패턴(105)을 설치하지 않고 CMP 등을 행한 도 19에 도시한 경우와 비교하여 넓은 트렌치(103a) 내에 형성된 분리 절연막(102a) 표면의 평탄성은 향상한다. 즉, 반도체 장치의 평탄성을 향상시킬 수 있다.According to this method, after performing CMP or the like as shown in FIG. 21, the surface of the isolation insulating film 102a remaining in the wide trench 103a does not dent largely. Therefore, the flatness of the surface of the isolation insulating film 102a formed in the wide trench 103a is improved as compared with the case shown in FIG. 19 where the CMP or the like is performed without providing the dummy pattern 105. That is, the flatness of the semiconductor device can be improved.
그런데, 반도체 장치의 평탄성이나 치수 제어성을 더욱 향상시키기 위해서는 더미 패턴(105)의 피치(폭)를 작게 하는 것이 효과적이다. 그에 따라 반도체 장치 전체에 걸쳐 더미 패턴(105)을 배치할 수 있어 치수 제어성을 향상하면서 반도체 장치의 평탄성도 향상시킬 수 있다.By the way, in order to further improve the flatness and dimensional controllability of the semiconductor device, it is effective to reduce the pitch (width) of the dummy pattern 105. As a result, the dummy pattern 105 can be disposed over the entire semiconductor device, thereby improving flatness of the semiconductor device while improving dimensional controllability.
그러나, 종래의 더미 패턴(105)은 CAD(Calculation Automatic Design) 처리에 의해 자동 배치되고, 또한 더미 패턴(105)의 피치는 일정하기 때문에 반도체 장치 전체에 걸쳐 피치가 작은 터미 패턴(105)을 배치하는 것이 곤란하였다.However, the conventional dummy pattern 105 is automatically arranged by a CAD (Calculation Automatic Design) process, and since the pitch of the dummy pattern 105 is constant, a terminal pattern 105 having a small pitch is disposed throughout the semiconductor device. It was difficult to do.
그것은 더미 패턴(105)의 피치를 작게 해서 반도체 장치 전체에 걸쳐 더미 패턴(105)을 배치하면, CAD 처리 시간이 증대할 뿐만 아니라, CAD 처리 용량이 증대하여 처리할 수 없게 되는 경우가 생기기 때문이다.This is because if the dummy pattern 105 is placed in a small amount over the entire semiconductor device with a smaller pitch of the dummy pattern 105, not only does the CAD processing time increase, but also the CAD processing capacity increases, making it impossible to process. .
또한, 다음과 같은 문제점도 있었다. 즉, 반도체 장치 전체에 한결같이 더미 패턴(105)을 배치한 경우, 원래 패턴이 밀집된 영역에도 더미 패턴(105)이 배치됨으로써, 충분한 평탄성 향상 효과를 얻을 수 없다는 문제점도 있었다.In addition, there were the following problems. In other words, when the dummy pattern 105 is uniformly arranged in the entire semiconductor device, the dummy pattern 105 is also disposed in the region where the original pattern is densely provided, thereby preventing sufficient flatness improving effect.
본 발명은 상기한 바와 같은 과제를 해결하기 위해 제안된 것으로, 그 목적은 반도체 장치의 평탄성을 향상함과 함께, 더미 패턴 배치를 위한 CAD 처리 시간을 단축하고, 또한 CAD 처리 용량을 저감하는 데 있다.SUMMARY OF THE INVENTION The present invention has been proposed to solve the above problems, and an object thereof is to improve the flatness of semiconductor devices, to shorten the CAD processing time for dummy pattern arrangement, and to reduce the CAD processing capacity. .
도 1은 제1 실시예의 반도체 장치에 있어서 더미 패턴을 갖는 셀 영역이 직교하는 그리드 상에 규칙적으로 배치된 상태를 나타내는 도면.1 is a diagram showing a state in which a cell region having a dummy pattern is regularly arranged on an orthogonal grid in the semiconductor device of the first embodiment;
도 2는 도 1의 영역(7)을 확대한 도면.FIG. 2 is an enlarged view of the area 7 of FIG. 1.
도 3은 셀 영역 중에 장방형의 더미 패턴이 복수 배치된 일례를 나타내는 도면.3 is a diagram illustrating an example in which a plurality of rectangular dummy patterns are arranged in a cell region.
도 4는 셀 영역 중에 장방형의 더미 패턴이 복수 배치된 다른 예를 나타내는 도면.4 is a diagram illustrating another example in which a plurality of rectangular dummy patterns are arranged in a cell region.
도 5는 셀 영역 중에 장방형의 더미 패턴이 복수 배치된 다른 예를 나타내는 도면.5 is a diagram illustrating another example in which a plurality of rectangular dummy patterns are arranged in a cell region.
도 6은 셀 영역 중에 장방형의 더미 패턴이 복수 배치된 다른 예를 나타내는 도면.6 is a diagram illustrating another example in which a plurality of rectangular dummy patterns are arranged in a cell region.
도 7은 제1 실시예의 CAD 플로우 1을 모식적으로 나타내는 도면.Fig. 7 is a diagram schematically showing CAD flow 1 of the first embodiment.
도 8은 제1 실시예의 CAD 플로우 2를 모식적으로 나타내는 도면.8 is a diagram schematically showing a CAD flow 2 of the first embodiment.
도 9는 제1 실시예의 CAD 플로우 3을 모식적으로 나타내는 도면.9 is a diagram schematically showing a CAD flow 3 of the first embodiment.
도 10은 제1 실시예의 CAD 플로우 4를 모식적으로 나타내는 도면.10 is a diagram schematically showing a CAD flow 4 of the first embodiment.
도 11은 제1 실시예의 CAD 플로우 5를 모식적으로 나타내는 도면.11 is a diagram schematically showing a CAD flow 5 of the first embodiment.
도 12는 본 발명의 제2 실시예에 있어서의 더미 패턴을 갖는 반도체 장치의 평면도.Fig. 12 is a plan view of a semiconductor device having a dummy pattern in the second embodiment of the present invention.
도 13은 도 12에 도시한 반도체 장치의 100-100선 단면도.FIG. 13 is a sectional view taken along the line 100-100 of the semiconductor device shown in FIG.
도 14는 제3 실시예의 CAD 플로우 1을 모식적으로 나타내는 도면.14 is a diagram schematically showing a CAD flow 1 of the third embodiment.
도 15는 본 발명의 볼록부 점유율을 설명하기 위한 도면.15 is a view for explaining the occupancy of the convex portion of the present invention.
도 16은 본 발명의 볼록부 점유율을 설명하기 위한 도면.16 is a view for explaining the occupancy of the convex portion of the present invention.
도 17의 (a) 및 (b)는 본 발명의 제8 실시예에 있어서의 특징적인 플로우를 설명하기 위한 도면.17A and 17B are views for explaining a characteristic flow in the eighth embodiment of the present invention.
도 18은 종래의 더미 패턴을 포함하지 않는 반도체 장치에 있어서 분리 절연막 형성용의 절연막을 형성한 상태의 단면도.18 is a cross-sectional view of a state in which an insulating film for forming a separation insulating film is formed in a semiconductor device that does not include a conventional dummy pattern.
도 19는 종래의 더미 패턴을 포함하지 않는 반도체 장치에 있어서 CMP에서 분리 절연막을 형성한 상태를 나타내는 도면.19 is a view showing a state in which a separation insulating film is formed in CMP in a semiconductor device that does not include a conventional dummy pattern.
도 20은 종래의 더미 패턴을 포함한 반도체 장치에 있어서 분리 절연막 형성용 절연막을 형성한 상태의 단면도.20 is a cross-sectional view of a state in which an insulating film for forming a separation insulating film is formed in a semiconductor device including a conventional dummy pattern.
도 21은 종래의 더미 패턴을 포함한 반도체 장치에 있어서 CMP에서 분리 절연막을 형성한 상태를 나타내는 도면.21 is a view showing a state in which a separation insulating film is formed in CMP in a semiconductor device including a conventional dummy pattern.
〈도면의 주요 부분에 대한 부호의 설명〉<Explanation of symbols for main parts of drawing>
1 : 반도체 기판1: semiconductor substrate
2 : 절연막2: insulating film
2a : 분리 절연막2a: isolation insulating film
3 : 소자 분리 영역3: device isolation region
4 : 소자 형성 영역 패턴4: element formation region pattern
5 : 더미 패턴5: dummy pattern
5a : 제1 A/A 더미 패턴5a: First A / A Dummy Pattern
5b : 제2 A/A 더미 패턴5b: second A / A dummy pattern
6, 6a : 셀 영역6, 6a: cell area
7, 9, 60 : 영역7, 9, 60: area
8 : 웰8: well
11 : 게이트 절연막11: gate insulating film
12 : 게이트 전극12: gate electrode
13a : 제1 게이트 더미 패턴13a: first gate dummy pattern
13b : 제2 게이트 더미 패턴13b: second gate dummy pattern
본 발명에 따른 반도체 장치는 하나의 국면에서는 반도체 기판 상에 형성된 소자 패턴과, 소자 패턴과 동일층에 배치되는 제1 더미 패턴과, 소자 패턴과 동일층에 배치되며 제1 더미 패턴과 다른 피치의 제2 더미 패턴을 포함한다. 여기서 동일층은 예를 들면, 도 13에 있어서 이웃하는 더미 패턴(5a, 5b)과 같이 반도체 기판 또는 반도체 기판 상에 있어서 대체로 동일 높이의 위치에 존재하는 층 또는 부분을 말한다. 또한 소자 패턴은 소자를 구성하는 패턴을 말하고, 후술하는 바와 같이 활성 영역 패턴과 배선 패턴 등을 포함하는 개념이다.In one aspect, the semiconductor device according to the present invention has a device pattern formed on a semiconductor substrate, a first dummy pattern disposed on the same layer as the device pattern, and a different pitch from the first dummy pattern. It includes a second dummy pattern. Here, for example, the same layer refers to a layer or a part that is substantially positioned at the same height on a semiconductor substrate or a semiconductor substrate, such as the neighboring dummy patterns 5a and 5b in FIG. 13. In addition, an element pattern refers to the pattern which comprises an element, and is a concept containing an active region pattern, a wiring pattern, etc. as mentioned later.
상기한 바와 같이 다른 피치의 제1 및 제2 더미 패턴을 설치함으로써, 예를 들면 소자 분리 영역에서의 넓은 영역에는 상대적으로 큰 피치의 제1 더미 패턴을 배치하고, 비교적 좁은 영역에는 상대적으로 작은 피치의 제2 더미 패턴을 배치할 수 있다. 그에 따라 반도체 장치 전체에 걸쳐 더미 패턴을 배치할 수 있다. 또한, 예를 들면 피치가 큰 순서로 제1 및 제2 더미 패턴을 배치함으로써, 작은 피치의 더미 패턴 배치를 위한 처리 영역을 실질적으로 삭감할 수 있어, 전 영역에 작은 피치의 더미 패턴을 배치하는 경우에 비하여, CAD 처리 시간의 단축 및 CAD 처리 용량의 저감이 가능해진다.By providing the first and second dummy patterns of different pitches as described above, for example, the first dummy pattern having a relatively large pitch is arranged in a large area in the element isolation region, and the relatively small pitch in a relatively narrow region. May arrange the second dummy pattern. Thereby, a dummy pattern can be arrange | positioned throughout the semiconductor device. Further, for example, by arranging the first and second dummy patterns in the order of increasing pitch, the processing area for the dummy pattern arrangement of the small pitch can be substantially reduced, so as to arrange the dummy pattern of the small pitch in all the regions. In comparison with the case, the CAD processing time can be shortened and the CAD processing capacity can be reduced.
또한, 소자 패턴은 반도체 기판에 소자 분리 영역에 의해 분리 형성된 소자 형성 영역 패턴(활성 영역 패턴)을 포함한다. 이 경우, 제1 및 제2 더미 패턴은 소자 분리 영역에 배치된다.The element pattern also includes an element formation region pattern (active region pattern) formed on the semiconductor substrate by the element isolation region. In this case, the first and second dummy patterns are disposed in the device isolation region.
소자 패턴은 반도체 기판 상에 형성된 배선 패턴을 포함한다. 이 경우, 제1및 제2 더미 패턴은 배선 패턴의 주위에 배치된다.The device pattern includes a wiring pattern formed on the semiconductor substrate. In this case, the first and second dummy patterns are arranged around the wiring pattern.
상기 어느 경우라도 반도체 장치 전체에 걸쳐 더미 패턴을 배치할 수 있다.In any of the above cases, the dummy pattern can be arranged over the entire semiconductor device.
본 발명에 따른 반도체 장치는 다른 국면에서는 반도체 기판 상의 복수의 메쉬 영역과, 메쉬 영역 내에 위치하는 소자 패턴과, 메쉬 영역의 면적에 대한 소자 패턴의 면적인 소자 패턴의 점유율에 따른 점유율이 되도록 메쉬 영역 내에 배치된 더미 패턴을 포함한다.In another aspect, the semiconductor device according to the present invention has a mesh area such that a plurality of mesh areas on a semiconductor substrate, a device pattern located in the mesh area, and a share of the area of the device pattern with respect to the area of the mesh area are obtained. It includes a dummy pattern disposed within.
이와 같이 반도체 기판 상의 영역을 복수로 분할하는 메쉬 영역 내에서의 소자 패턴의 점유율에 따라 더미 패턴을 배치함으로써, 소자 패턴의 불균일한 밀도에 따라 각 메쉬 영역 내에 더미 패턴을 적절하게 배치할 수 있다. 그에 따라, 반도체 장치 전체에 걸쳐 더미 패턴을 배치할 수 있음과 함께 각 메쉬 영역 사이에서의 볼록부의 비율 변동을 작게 할 수 있으며 결과적으로 반도체 장치의 평탄성을 향상시킬 수 있다. 또한, 소자 패턴의 불균일한 밀도에 따라서 적절한 크기의 더미 패턴을 배치함으로써, CAD 처리 시간의 단축 및 CAD 처리 용량의 저감이 가능해진다.Thus, by arranging the dummy pattern according to the occupancy rate of the element pattern in the mesh region dividing the region on the semiconductor substrate in plural, the dummy pattern can be appropriately arranged in each mesh region according to the nonuniform density of the element pattern. Accordingly, the dummy pattern can be arranged over the entire semiconductor device, and the ratio fluctuation between the convex portions between the respective mesh regions can be reduced, and as a result, the flatness of the semiconductor device can be improved. In addition, by arranging a dummy pattern of an appropriate size in accordance with the nonuniform density of the element pattern, it is possible to shorten the CAD processing time and reduce the CAD processing capacity.
상기 더미 패턴은 바람직하게는 피치가 다른 제1 및 제2 더미 패턴을 포함한다. 그에 따라 반도체 장치의 평탄성을 더욱 향상시킬 수 있다.The dummy pattern preferably includes first and second dummy patterns having different pitches. As a result, the flatness of the semiconductor device can be further improved.
또한 어느 하나의 국면에 있어서도 제1 더미 패턴 배치와, 제2 더미 패턴의 배치를 서로 다른 단계에서 행하는 것이 바람직하다. 또한 반도체 장치가 제1 더미 패턴이 배치되는 제1 영역과 제 2 더미 패턴이 배치되는 제2 영역을 갖는 경우, 제1 영역으로의 제1 더미 패턴의 배치와 제2 영역으로의 제2 더미 패턴의 배치를 서로 다른 단계에서 행하는 것이 바람직하다. 또한 피치가 큰 더미 패턴부터 순서대로 배치하는 것이 바람직하다.In any of the aspects, it is preferable to arrange the first dummy pattern and the second dummy pattern at different stages. Further, when the semiconductor device has a first region in which the first dummy pattern is disposed and a second region in which the second dummy pattern is disposed, the arrangement of the first dummy pattern to the first region and the second dummy pattern to the second region are provided. It is preferable to perform the arrangement at different stages. Moreover, it is preferable to arrange in order from a dummy pattern with a large pitch.
이와 같이 다른 피치의 더미 패턴의 배치를 다른 단계에서 행함으로써 CAD 처리 시간의 단축 및 CAD 처리 용량의 저감이 가능해진다.As described above, by arranging dummy patterns having different pitches at different stages, the CAD processing time can be shortened and the CAD processing capacity can be reduced.
본 발명에 따른 더미 패턴의 배치 방법은 하나의 국면에서는 동일층에 배치된 상대적으로 피치가 큰 제1 더미 패턴과 상대적으로 피치가 작은 제2 더미 패턴을 구비한 반도체 장치에 있어서의 더미 패턴의 배치 방법에 있어서, 제1 더미 패턴의 배치와 제2 더미 패턴의 배치를 서로 다른 단계에서 행한다.The dummy pattern arrangement method according to the present invention is, in one aspect, a dummy pattern arrangement in a semiconductor device having a first dummy pattern having a relatively large pitch and a second dummy pattern having a relatively small pitch arranged on the same layer. In the method, the arrangement of the first dummy pattern and the arrangement of the second dummy pattern are performed at different steps.
그에 따라 상술과 같이 CAD 처리 시간의 단축 및 CAD 처리 용량의 저감이 가능해진다.As a result, the CAD processing time can be shortened and the CAD processing capacity can be reduced as described above.
상기 반도체 장치의 소자 분리 영역에 제1 및 제2 더미 패턴을 배치하고, 소자 분리 영역은 제1 더미 패턴이 배치되는 제1 영역과 제2 더미 패턴이 배치되는 제2 영역을 갖고, 제1 영역에 제1 더미 패턴을 배치한 후, 제2 영역에 제2 더미 패턴을 배치하는 것이 바람직하다.The first and second dummy patterns are disposed in the device isolation region of the semiconductor device, and the device isolation region includes a first region in which the first dummy pattern is disposed and a second region in which the second dummy pattern is disposed, and the first region. After arranging the first dummy pattern in, it is preferable to arrange the second dummy pattern in the second region.
또한, 반도체 장치의 배선 패턴의 주위에 제1 및 제2 더미 패턴을 배치하고, 배선 패턴의 주위의 영역은 제1 더미 패턴이 배치되는 제1 영역과 제2 더미 패턴이 배치되는 제2 영역을 갖고, 제1 영역에 제1 더미 패턴을 배치한 후, 제2 영역에 제2 더미 패턴을 배치하는 것이 바람직하다.In addition, the first and second dummy patterns are disposed around the wiring pattern of the semiconductor device, and the region around the wiring pattern includes a first region where the first dummy pattern is disposed and a second region where the second dummy pattern is disposed. It is preferable to arrange | position a 1st dummy pattern in a 1st area | region, and to arrange a 2nd dummy pattern in a 2nd area | region.
이와 같이 제1 및 제2 더미 패턴 형성 영역을 구분함으로써 제2 더미 패턴 배치 시에 제2 영역의 처리를 행하면 좋아진다. 그에 따라 CAD 처리 영역을 저감할 수 있으며, CAD 처리 시간의 단축 및 CAD 처리 용량의 저감에 기여할 수 있다.By separating the first and second dummy pattern formation regions in this manner, the second region may be processed at the time of placing the second dummy pattern. Thereby, the CAD processing area can be reduced, which can contribute to shortening the CAD processing time and reducing the CAD processing capacity.
제1 더미 패턴은 제1 상층 더미 패턴과 제1 하층 더미 패턴을 갖고, 제2 더미 패턴은 제2 상층 더미 패턴과 제2 하층 더미 패턴을 갖고, 제1 및 제2 하층 더미 패턴의 배치 데이터를 제1 및 제2 상층 더미 패턴의 배치 데이터로서 유용하다.The first dummy pattern has a first upper dummy pattern and a first lower dummy pattern, and the second dummy pattern has a second upper dummy pattern and a second lower dummy pattern, and the arrangement data of the first and second lower dummy patterns is stored. It is useful as arrangement data of the first and second upper dummy patterns.
이와 같이 하층의 더미 패턴의 배치 데이터를 유용하는 것도 CAD 처리 시간의 단축 및 CAD 처리 용량의 저감에 기여할 수 있다.Use of the arrangement data of the lower dummy pattern in this manner can also contribute to shortening the CAD processing time and reducing the CAD processing capacity.
본 발명에 따른 더미 패턴의 배치 방법은 다른 국면에서는 다음의 각 단계를 포함한다. 반도체 칩 영역을 복수의 메쉬 영역으로 분할한다. 메쉬 영역의 면적에 대한 메쉬 영역 내에 위치하는 소자 패턴의 면적인 제1 점유율에 기초하여 메쉬 영역의 면적에 대한 메쉬 영역 내에 배치하는 더미 패턴 면적인 제2 점유율을 결정한다. 메쉬 영역에서의 더미 패턴의 점유율이 제2 점유율이 되도록 더미 패턴을 메쉬 영역 내에 배치한다.The dummy pattern arrangement method according to the present invention includes the following steps in another aspect. The semiconductor chip region is divided into a plurality of mesh regions. The second occupancy ratio of the dummy pattern area disposed in the mesh region with respect to the area of the mesh region is determined based on the first occupancy ratio of the area of the element pattern located in the mesh region with respect to the area of the mesh region. The dummy pattern is disposed in the mesh area so that the share of the dummy pattern in the mesh area becomes the second share.
상기와 같이 메쉬 영역에 있어서 소자 패턴의 제1 점유율에 기초하여 더미 패턴을 배치함으로써 메쉬 영역 사이에 있어서의 볼록부의 비율 변동을 작게 할 수 있으며, 반도체 장치의 평탄성을 향상시킬 수 있다. 또한 상기 제1 점유율에 기초하여 적절한 크기의 더미 패턴을 배치함으로써 CAD 처리 시간의 단축 및 CAD 처리 용량의 저감이 가능해진다.As described above, by arranging the dummy pattern based on the first occupancy of the element pattern in the mesh region, the ratio variation of the convex portions between the mesh regions can be reduced, and the flatness of the semiconductor device can be improved. Further, by arranging a dummy pattern of an appropriate size based on the first occupancy rate, it is possible to shorten the CAD processing time and reduce the CAD processing capacity.
상기 더미 패턴의 배치 단계는 메쉬 영역에서의 더미 패턴의 점유율이 제2 점유율이 되도록 더미 패턴의 크기를 조정하는 단계를 포함한다. 그에 따라 더미 패턴의 크기를 적정화할 수 있으며, CAD 처리 시간의 단축 및 CAD 처리 용량의 저감이 가능해진다.The disposing of the dummy pattern may include adjusting the size of the dummy pattern such that the share of the dummy pattern in the mesh area becomes the second share. As a result, the size of the dummy pattern can be optimized, and the CAD processing time can be shortened and the CAD processing capacity can be reduced.
제2 점유율을 결정하는 단계는 제1 점유율을 구한 후, 푸리에 변환하여 반도체 칩 영역 전체의 점유율 분포를 구하는 단계를 포함하는 것이여도 좋다. 이 경우, 더미 패턴의 배치 단계는 점유율 분포에 따라 더미 패턴을 배치하는 단계를 포함한다.The determining of the second occupancy may include calculating a occupancy distribution of the entire semiconductor chip region by obtaining a first occupancy ratio and then performing Fourier transform. In this case, the disposing of the dummy pattern includes disposing the dummy pattern according to the occupancy distribution.
또한 제2 점유율을 결정하는 단계는 각각의 메쉬 영역에 대해 제1 점유율을 구한 후, 복수의 메쉬 영역의 점유율을 평균한 평균 점유율을 구하는 단계를 포함하는 것이여도 좋다. 이 경우, 더미 패턴의 배치 단계는 평균 점유율에 따라 더미 패턴을 배치하는 단계를 포함한다.The determining of the second occupancy may include obtaining a first occupancy rate for each mesh region and then obtaining an average occupancy average of the plurality of mesh regions. In this case, the step of arranging the dummy pattern includes the step of arranging the dummy pattern according to the average occupancy rate.
상기와 같이 하여 제2 점유율을 구함으로써 보다 효과적으로 더미 패턴의 선택 배치가 가능해진다.By obtaining the second occupancy as described above, the selective arrangement of the dummy patterns can be more effectively performed.
상기의 제1 점유율이 클수록 제2 점유율을 작게 하는 것이 바람직하다. 그에 따라 메쉬 영역 사이에 있어서의 볼록부의 비율 변동을 작게 할 수 있다.It is preferable to make a 2nd occupancy small as said 1st occupancy is large. Thereby, the ratio fluctuation of a convex part between mesh areas can be made small.
상기 제2 점유율을 결정하는 단계는 하층에 있어서의 제1 점유율을 가산하여 제2 점유율을 구하는 단계를 포함한다. 여기서, 「가산」은 제1 점유율을 고려하여 제2 점유율을 결정하는 것을 의미하고, 하층의 제1 점유율을 단순히 부가하는 경우만이 아니라, 하층의 제1 점유율로부터 얻을 수 있는 소정 계수를 제2 점유율에 곱하는 경우 등도 포함된다.Determining the second occupancy includes calculating a second occupancy by adding the first occupancy in the lower layer. Here, "addition" means determining the second occupancy in consideration of the first occupancy, and not only a case of simply adding the first occupancy of the lower layer, but also obtaining a predetermined coefficient obtained from the first occupancy of the lower layer. And multiply by.
이와 같이 하층의 단차를 고려하여 상기 제2 점유율을 결정함으로써 패턴의 밀부끼리 또는 소부끼리 적층된 경우도 반도체 장치에 있어서의 단차를 저감시킬 수 있다.As described above, the second occupancy rate is determined in consideration of the step difference in the lower layer, so that the step in the semiconductor device can be reduced even when the pressed portions or the small portions of the pattern are stacked.
상기 어느 하나의 국면에 있어서도 제1 더미 패턴은 제1 셀 영역 내에 배치되고, 제2 더미 패턴은 제2 셀 영역 내에 배치되며, 제1 셀 영역의 피치는 제2 셀 영역의 피치보다도 크고, 제2 셀 영역에서의 제2 더미 패턴의 점유율을 제1 셀 영역에서의 제1 더미 패턴의 점유율보다도 높게 한다.In any of the above phases, the first dummy pattern is disposed in the first cell region, the second dummy pattern is disposed in the second cell region, and the pitch of the first cell region is greater than the pitch of the second cell region. The occupancy rate of the second dummy pattern in the two cell region is made higher than the occupancy rate of the first dummy pattern in the first cell region.
그에 따라 제1 더미 패턴을 배치할 수 없는 작은 영역에 제2 더미 패턴을 배치할 수 있으며, 메쉬 영역 사이에 있어서의 볼록부의 비율 변동을 더욱 작게 할 수 있다.Thereby, a 2nd dummy pattern can be arrange | positioned in the small area | region which cannot arrange | position a 1st dummy pattern, and the variation of the ratio of the convex part between mesh areas can be made smaller.
이하, 도 1 내지 도 17을 이용하여 본 발명의 실시예를 설명한다.Hereinafter, an embodiment of the present invention will be described with reference to FIGS. 1 to 17.
〈제1 실시예〉<First Embodiment>
우선, 도 1 내지 도 11을 이용하여 제1 실시예에 있어서의 반도체 장치의 설계 플로우를 설명한다.First, the design flow of the semiconductor device in 1st Example is demonstrated using FIGS.
도 1에 도시한 바와 같이 영역(60) 내에 직교하는 그리드로 구획된 셀 영역(6)이 복수 배치되고, 이 셀 영역(6) 내에 더미 패턴(5)이 배치된다. 도 2에, 도1에 있어서의 영역(7)의 확대도를 나타낸다.As shown in FIG. 1, a plurality of cell regions 6 divided by a grid orthogonal are arranged in the region 60, and a dummy pattern 5 is disposed in the cell region 6. 2 shows an enlarged view of the region 7 in FIG. 1.
도 2에 도시한 바와 같이 셀 영역(6)의 내측에 있는 개개의 더미 패턴(5)은 CAD 데이터 상에서는 2정점으로 형성할 수 있는 장방형으로 이루어지는 형상으로 되어 있다. 그에 따라 CAD 상의 데이터량을 최소한으로 억제하는 것이나, 영역(60) 내에서의 더미 패턴의 점유율을 용이하게 제어할 수 있다. 또한, 셀 영역(6) 내부의 구성은 도 3 내지 도 6에 도시한 바와 같은 복수의 장방형으로 구성되어 있어도 좋다.As shown in FIG. 2, the individual dummy patterns 5 inside the cell region 6 have a rectangular shape that can be formed at two vertices on the CAD data. As a result, the amount of data on the CAD can be minimized, and the occupancy rate of the dummy pattern in the area 60 can be easily controlled. In addition, the structure inside the cell area | region 6 may be comprised by the some rectangle as shown in FIG.
다음으로 이러한 더미 패턴(5)이 배치된 셀 영역(6)을 복수 갖는 영역(60)에 소자 형성 영역 패턴(4), 웰(8), 게이트 전극(12) 등을 배치해 가는 CAD 플로우를 도 7~도 11을 이용하여 설명한다. 또, 알루미늄 배선층의 형성 공정 등은 생략하고 있다.Next, a CAD flow for arranging the element formation region pattern 4, the well 8, the gate electrode 12, and the like in a region 60 having a plurality of cell regions 6 in which the dummy patterns 5 are arranged is shown. It demonstrates using FIGS. 7-11. In addition, the formation process of an aluminum wiring layer, etc. are abbreviate | omitted.
우선, 플로우 1로서 반도체 장치를 구성하는 영역(CAD 칩: 60) 전면에 더미 패턴(5)을 갖는 셀 영역(6)을 피치 A의 그리드 상에 배치한다.First, as the flow 1, the cell region 6 having the dummy pattern 5 is disposed on the grid of pitch A on the entire region (CAD chip 60) constituting the semiconductor device.
그 후, 도 7에 도시한 바와 같이 영역(60) 내에 웰(8: p웰 또는 n웰), 소자 형성 영역 패턴(4) 및 게이트 전극(12)을 배치한다.Thereafter, as shown in FIG. 7, a well 8 (p well or n well), an element formation region pattern 4, and a gate electrode 12 are disposed in the region 60.
다음으로 플로우 2로서 도 8에 도시한 바와 같이 소자 형성 영역 패턴(4)과 교차하는 셀 영역(6)을 삭제한다. 이 때, 소자 형성 영역 패턴(4)에 대하여 원하는 오버 사이즈를 덮어 놓는다. 즉, 조금 큰 듯한 소자 형성 영역 패턴(4)을 상정하여 셀 영역(6)을 삭제한다. 그에 따라 소자 형성 영역 패턴(4)과 더미 패턴(5) 사이의 분리 특성을 충분히 유지할 수 있다.Next, as shown in FIG. 8, the cell region 6 that intersects the element formation region pattern 4 is deleted as flow 2. At this time, the desired oversize is overlaid on the element formation region pattern 4. That is, the cell region 6 is erased assuming that the element formation region pattern 4 which is slightly larger. Accordingly, the separation characteristic between the element formation region pattern 4 and the dummy pattern 5 can be sufficiently maintained.
다음으로 플로우 3으로서 도 9에 도시한 바와 같이 웰(8)의 경계선과 교차하는 셀 영역(6)을 삭제한다. 이 때, 웰(8)에 대하여 원하는 오버 사이즈한 도형으로부터 언더 사이즈한 도형을 뺀 도형과 교차하는 셀 영역(6)을 삭제한다. 즉, 실제 웰(8)의 경계선보다도 조금 큰 듯한 영역의 내측과 실제 웰(8)보다 조금 작은 듯한 영역의 외측 사이에 위치하는 영역과 교차하는 셀 영역(6)을 삭제한다. 그에 따라 웰(8)의 경계에 있어서의 분리 특성을 유지할 수 있다.Next, as shown in FIG. 9, the cell region 6 that intersects the boundary line of the well 8 is deleted as flow 3. At this time, the cell region 6 that intersects the well 8 with the figure obtained by subtracting the undersized figure from the desired oversized figure is deleted. That is, the cell region 6 intersecting with the region located between the inside of the region that is slightly larger than the boundary line of the actual well 8 and the outside of the region that is slightly smaller than the actual well 8 is deleted. As a result, separation characteristics at the boundary of the well 8 can be maintained.
또한, 플로우 4로서 도 10에 도시한 바와 같이 게이트 전극(12)이 형성되는 영역과 교차하는 셀 영역(6)을 삭제한다. 이 때, 게이트 전극(12)을 형성하는 영역에 대해서도 원하는 오버 사이즈를 덮고, 셀 영역(6)을 제거해 둔다. 그에 따라 얼라인먼트 어긋남 등에 대한 마진, 즉, 중첩 오차에 대한 여유를 확보할 수 있다.In addition, as shown in FIG. 10, the cell region 6 that crosses the region where the gate electrode 12 is formed is deleted as flow 4. At this time, the area | region which forms the gate electrode 12 is also covered, and the cell area | region 6 is removed. Accordingly, a margin for alignment misalignment, that is, a margin for overlapping error can be secured.
상기 플로우 4를 설치함으로써 게이트 전극(12)의 배선 용량의 증가, 게이트 절연막의 신뢰성에 대한 면적 증가를 수반하지 않고, 더미 패턴에 의한 효과를 얻을 수 있다.By providing the above flow 4, the effect of the dummy pattern can be obtained without increasing the wiring capacitance of the gate electrode 12 and the area of the reliability of the gate insulating film.
다음으로 더미 패턴(5)을 갖고 셀 영역(6)의 피치 A보다도 작은 피치 B의 셀 영역(6a)을 그리드 상에 배치한다. 그리고, 상기한 셀 영역(6)이 잔존하는 영역(제1 영역)을 금지층에 덧붙여 셀 영역(6)과 교차하는 영역(6a)을 삭제한다. 그에 따라 영역(제2 영역: 9)내에만 작은 피치 B의 셀 영역(6a)이 남게 된다.Next, the cell region 6a of the pitch B which has the dummy pattern 5 and is smaller than the pitch A of the cell region 6 is arrange | positioned on a grid. The region 6a in which the cell region 6 remains is added to the forbidden layer, and the region 6a intersecting the cell region 6 is deleted. As a result, only a small pitch B cell region 6a remains in the region (second region: 9).
그 후, 셀 영역(6a)에 대해 상기 플로우 2∼4를 행하여, 도 11에 도시한 바와 같이 셀 영역(6)이 형성되어 있지 않은 영역(9) 내에 작은 피치의 셀 영역(6a)을 배치한다. 즉, 작은 피치의 더미 패턴(5)을 영역(9) 내에 배치한다(플로우 5). 이상의 플로우를 거쳐서 피치가 다른 복수의 셀 영역(더미 패턴)을 서로 다른 단계에서 순차적으로 배치할 수 있다.Thereafter, the flows 2 to 4 are performed for the cell region 6a, and as shown in FIG. 11, the cell region 6a having a small pitch is disposed in the region 9 in which the cell region 6 is not formed. do. That is, the small pitch dummy pattern 5 is disposed in the region 9 (flow 5). Through the above flow, a plurality of cell regions (dummy patterns) having different pitches can be sequentially arranged at different stages.
상기 플로우 1∼5를 거쳐서 남은 셀 영역(6, 6a)과 소자 형성 영역 패턴(4)을 머지한다. 즉, OR 처리를 행하여 셀 영역(6, 6a)과 소자 형성 영역 패턴(4)을 평면적으로 일체의 형상이라고 간주한다. 그리고, 동일 마스크(레티클)에 개구 패턴을 형성한다(플로우 6).The remaining cell regions 6 and 6a and the element formation region pattern 4 are merged through the flows 1 to 5. That is, the OR process is performed and the cell regions 6 and 6a and the element formation region pattern 4 are regarded as planar integral shapes. Then, an opening pattern is formed in the same mask (reticle) (flow 6).
이 마스크를 이용하여 반도체 기판에 소자 형성 영역 패턴(4) 및 그와 동일층의 더미 패턴(5)을 형성한다. 또한, 동일 수법으로 게이트 전극(12) 및 그와 동일층의 더미 패턴(5)을 형성한다.Using this mask, the element formation region pattern 4 and the dummy pattern 5 of the same layer are formed in a semiconductor substrate. In addition, the gate electrode 12 and the dummy pattern 5 of the same layer are formed by the same method.
또, 상기 플로우 2∼4에 대해서는 순서가 동일하지 않으며, 플로우 3 및 플로우 4에 대해서는 프로세스에 의해 생략할 수도 있다. 또한, 각각의 더미 패턴(5)의 삭제 처리는 소자 형성 영역 패턴(4), 웰(8), 게이트 전극(12)을 형성하는 영역을 원하는 사이즈로 처리한 후, 머지하여 일괄 처리하여도 좋다. 또한, 상기 플로우의 사상은, 3종류 이상 피치의 더미 패턴을 배치할 때도 적용 가능하다.In addition, the order is not the same about the said flows 2-4, and can also be abbreviate | omitted by a process about the flows 3 and 4. As shown in FIG. In addition, in the deletion process of each dummy pattern 5, the area | region which forms the element formation area pattern 4, the well 8, and the gate electrode 12 may be processed to a desired size, and may be merged and processed collectively. . In addition, the thought of the said flow is applicable also when arrange | positioning the dummy pattern of three or more types of pitches.
상기한 설계 플로우에 따르면 큰 피치부터 미소 피치에 이르는 여러가지 피치의 더미 패턴(5)을 적절한 위치에 형성할 수 있다. 그에 따라 소자 분리 영역의 크기에 따른 최적 피치의 더미 패턴(5)을 형성할 수 있다. 그 결과, 반도체 장치 전체에 걸쳐 더미 패턴을 형성할 수 있어, 반도체 장치의 평탄성을 더욱 향상시킬 수 있다.According to the above design flow, dummy patterns 5 of various pitches ranging from large pitches to minute pitches can be formed at appropriate positions. As a result, a dummy pattern 5 having an optimal pitch according to the size of the device isolation region may be formed. As a result, a dummy pattern can be formed over the entire semiconductor device, and the flatness of the semiconductor device can be further improved.
또한, 큰 피치의 셀 영역(6)으로부터 순서대로 배치함으로써, 작은 피치의 셀 영역(6a)을 배치하는 영역을, 피치가 큰 셀 영역(6)이 배치되어 있지 않은 영역(9)만으로 할 수 있다. 즉, 큰 피치의 더미 패턴이 배치되어 있지 않은 영역(9) 내에만 작은 피치의 더미 패턴이 배치되게 된다. 그에 따라 작은 피치의 더미 패턴 배치를 위한 CAD 처리 영역을 축소할 수 있어 전 영역에 작은 피치의 더미 패턴을 배치하는 경우에 비하여, CAD 처리 시간의 단축 및 메모리 사용량의 저감이 가능해진다.In addition, by arranging in order from the cell area 6 of large pitch, the area | region which arranges the cell area 6a of small pitch can be made into only the area | region 9 in which the cell area 6 with large pitch is not arrange | positioned. have. That is, the dummy pattern of the small pitch is arrange | positioned only in the area | region 9 in which the dummy pattern of the large pitch is not arrange | positioned. As a result, the CAD processing area for the small-pitch dummy pattern arrangement can be reduced, and the CAD processing time can be shortened and the memory usage can be reduced as compared with the case where the small-pitch dummy pattern is arranged in the entire area.
그 결과, 피치가 다른 복수 종류의 더미 패턴(5)의 자동 배치가 가능해져,반도체 장치를 제조하기 위한 마스크의 형성이 보다 간단해진다.As a result, automatic arrangement | positioning of the several types of dummy pattern 5 from which a pitch differs is attained, and formation of the mask for manufacturing a semiconductor device becomes simpler.
〈제2 실시예〉<2nd Example>
다음으로 본 발명에 있어서의 반도체 장치의 일례를 도 12 및 도 13을 이용하여 설명한다.Next, an example of the semiconductor device in this invention is demonstrated using FIG. 12 and FIG.
도 12 및 도 13에 도시한 바와 같이 본 실시예에 있어서의 반도체 장치는 소자 형성 영역 패턴(4), 피치가 다른 제1 및 제2 활성 영역(A/A: Active Area) 더미 패턴(5a, 5b)과, 소자 분리 영역에 형성된 트렌치와, 트렌치 내에 매립된 분리 절연막(2a)과, 게이트 절연막(11)과, 게이트 전극(12)과, 피치가 다른 제1 및 제2 게이트 더미 패턴(13a, 13b)을 구비한다.As shown in Figs. 12 and 13, the semiconductor device in this embodiment includes an element formation region pattern 4, first and second active area (A / A) dummy patterns 5a having different pitches, and the like. 5b), trenches formed in the isolation region, isolation insulating film 2a embedded in the trench, gate insulating film 11, gate electrode 12, and first and second gate dummy patterns 13a having different pitches. 13b).
제1 및 제2 A/A 더미 패턴(5a, 5b)은 소자 형성 영역 패턴(4)과 동일층에 설치된다. 도 12 및 도 13에 도시하는 형태에서는 제1 A/A 더미 패턴(5a)의 피치 L1은 제2 A/A 더미 패턴(5b)의 피치 L2보다도 크다.The first and second A / A dummy patterns 5a and 5b are provided on the same layer as the element formation region pattern 4. In the form shown in FIG. 12 and FIG. 13, the pitch L1 of the 1st A / A dummy pattern 5a is larger than the pitch L2 of the 2nd A / A dummy pattern 5b.
제1 및 제2 A/A 더미 패턴(5a, 5b)을 형성하기 위해 소자 형성 영역 패턴(4)을 형성하기 위한 마스크에 전술의 플로우에 따라 제1 및 제2 A/A 더미 패턴(5a, 5b)용 개구를 설치한다. 그리고, 이 마스크를 이용하여 소자 형성 영역 패턴(4)의 형성과 함께 제1 및 제2 A/A 더미 패턴(5a, 5b)도 형성한다.A first and second A / A dummy pattern 5a, according to the above-described flow, in a mask for forming the element formation region pattern 4 to form the first and second A / A dummy patterns 5a and 5b. An opening for 5b) is provided. By using this mask, the first and second A / A dummy patterns 5a and 5b are also formed along with the formation of the element formation region pattern 4.
제1 및 제2 게이트 더미 패턴(13a, 13b)은 게이트 전극(12)과 동일층에 설치된다. 도 12 및 도 13에 도시한 바와 같이 제1 게이트 더미 패턴(13a)의 피치 L1은 제2 게이트 더미 패턴(13b)의 피치 L2보다도 크다.The first and second gate dummy patterns 13a and 13b are disposed on the same layer as the gate electrode 12. 12 and 13, the pitch L1 of the first gate dummy pattern 13a is larger than the pitch L2 of the second gate dummy pattern 13b.
제1 및 제2 게이트 더미 패턴(13a, 13b)을 형성하기 위해 전술의 플로우에따라 게이트 전극(12)을 형성하기 위한 마스크에 제1 및 제2 게이트 더미 패턴(13a, 13b)용 개구를 설치한다.In order to form the first and second gate dummy patterns 13a and 13b, openings for the first and second gate dummy patterns 13a and 13b are provided in a mask for forming the gate electrode 12 according to the above-described flow. do.
그리고, 이 마스크를 이용하여 게이트 절연막(11) 상에 게이트 전극(12)의 형성과 함께 제1 및 제2 게이트 더미 패턴(13a, 13b)을 형성한다. 이 제1 및 제2 게이트 더미 패턴(13a, 13b)은 제1 및 제2 A/A 더미 패턴(5a, 5b)의 바로 윗쪽에 형성된다.By using the mask, first and second gate dummy patterns 13a and 13b are formed on the gate insulating film 11 together with the formation of the gate electrode 12. The first and second gate dummy patterns 13a and 13b are formed directly above the first and second A / A dummy patterns 5a and 5b.
이와 같이 제1 및 제2 게이트 더미 패턴(13a, 13b)과 게이트 전극(12)을 동시에 형성함으로써, 게이트 전극(12)을 형성하기 위한 도전층의 에칭이 게이트 전극(12)이 되는 부분 뿐만 아니라, 반도체 기판의 표면 전체에서 대략 균등하게 행해진다. 그에 따라 반도체 기판의 표면 전체에서 에칭 가스 등의 분포가 대략 균일해지기 때문에 게이트 전극(12)의 에칭에 의한 치수 제어성이 향상한다.Thus, by simultaneously forming the first and second gate dummy patterns 13a and 13b and the gate electrode 12, not only the portion where the etching of the conductive layer for forming the gate electrode 12 becomes the gate electrode 12 but also It is performed substantially evenly on the whole surface of a semiconductor substrate. As a result, the distribution of etching gas or the like becomes substantially uniform over the entire surface of the semiconductor substrate, thereby improving the dimensional controllability of the gate electrode 12 by etching.
또한, 하층인 제1 및 제2 A/A 더미 패턴(5a, 5b)과, 상층인 제1 및 제2 게이트 더미 패턴(13a, 13b)을 동일 패턴으로 하고 있기 때문에, 제1 및 제2 A/A 더미 패턴(5a, 5b)의 패턴 데이터를 이용하여 제1 및 제2 게이트 더미 패턴(13a, 13b) 데이터를 얻을 수 있다.Further, since the first and second A / A dummy patterns 5a and 5b which are lower layers and the first and second gate dummy patterns 13a and 13b which are upper layers are the same pattern, the first and second A / A dummy patterns 5a and 5b are the same patterns. Data of the first and second gate dummy patterns 13a and 13b may be obtained using the pattern data of the / A dummy patterns 5a and 5b.
즉, 제1 및 제2 A/A 더미 패턴(5a, 5b)의 패턴 데이터와, 게이트 전극(12)의 패턴 데이터를 머지하여 동일 마스크에 패턴을 형성할 수 있다. 그에 따라 CAD 처리의 부하 증가없이 게이트 전극 형성 공정에서의 치수 제어성의 향상을 도모할 수 있다.That is, the pattern data of the first and second A / A dummy patterns 5a and 5b and the pattern data of the gate electrode 12 may be merged to form a pattern in the same mask. Thereby, dimensional controllability can be improved in the gate electrode forming step without increasing the load of CAD processing.
〈제3 실시예〉<Third Embodiment>
다음으로 도 14∼도 16을 이용하여 본 발명의 제3 실시예에 대해 설명한다.Next, a third embodiment of the present invention will be described with reference to Figs.
본 제4 실시예에서는 도 14에 도시한 바와 같이 CAD 칩(반도체 칩 영역)전면을 예를 들면 10~1000㎛ 정도의 길이 또는 폭을 갖는 복수의 메쉬 영역(14)으로 구획하여 각 메쉬 영역(14)마다 소자 형성 영역 패턴(A/A 패턴: 4)의 점유율을 구한다. 이 소자 형성 영역 패턴 점유율은 (각 메쉬 영역 내의 소자 형성 영역 패턴 면적)/(각 메쉬 영역의 면적)으로 구한다.In the fourth embodiment, as shown in FIG. 14, the entire surface of the CAD chip (semiconductor chip region) is divided into a plurality of mesh regions 14 having a length or a width of, for example, about 10 to 1000 µm, and each mesh region ( For each of 14), the occupancy ratio of the element formation region pattern (A / A pattern: 4) is obtained. This element formation area pattern occupancy rate is calculated | required as (element formation area pattern area in each mesh area) / (area of each mesh area).
여기서, 도 15 및 도 16을 이용하여 상기 점유율에 대해 보다 자세히 설명한다. 구체적으로 A/A 더미 패턴의 A/A 점유율에 대해 설명한다. 도 15 및 도 16은 트렌치(15) 형성 후 매립 절연막(16)을 형성한 반도체 장치의 단면 모식도이다.Here, the occupancy ratio will be described in more detail with reference to FIGS. 15 and 16. Specifically, the A / A occupancy ratio of the A / A dummy pattern will be described. 15 and 16 are schematic cross-sectional views of a semiconductor device in which a buried insulating film 16 is formed after the formation of the trench 15.
도 15는 예를 들면, 플라즈마 CVD 장치로 피착된 TEOS 산화막과 같이 요철에 대하여 컨포멀 방식(conformal manner)으로 피착된 예를 나타내고, 도 16은 예를 들면, HDP-CVD로 피착된 산화막과 같이 에칭과 피착을 반복하고, 볼록부 상에 경사 45°로 매립 절연막(16)이 연장되는 예를 나타낸다.FIG. 15 shows an example deposited in a conformal manner with respect to irregularities such as a TEOS oxide film deposited by a plasma CVD apparatus, for example. FIG. 16 shows an oxide film deposited by HDP-CVD, for example. Etching and deposition are repeated, and the example in which the buried insulating film 16 extends at an inclination of 45 degrees on the convex portion is shown.
도 15 및 도 16에 있어서 t는 트렌치(15)의 깊이, d는 매립 절연막(16)의 피착막 두께, x는 A/A 볼록부의 A/A에 대한 사이징량, nt는 A/A 볼록부를 판정하는 높이에 대한 계수를 나타낸다.15 and 16, t is the depth of the trench 15, d is the deposited film thickness of the buried insulating film 16, x is the sizing amount for the A / A convex portion, nt is the A / A convex portion The coefficient for the height to be judged is shown.
CMP로 연마, 평탄화를 행할 경우, 볼록부의 점유율이 넓은 범위에서 다르면, CMP 연마포의 면압 차이에 의해 연마 레이트가 다르고, 절대 단차가 남는다는 문제점이 있다. 구체적으로 볼록부의 점유율이 20% 이상 다르면, 유의 단차가 인정된다.In the case of polishing and planarizing with CMP, if the occupancy of the convex portions is different in a wide range, there is a problem that the polishing rate is different due to the difference in the surface pressure of the CMP polishing cloth, and an absolute step remains. Specifically, if the occupancy of the convex portions differs by 20% or more, the significant step is recognized.
그래서, 볼록부 점유율을 다음과 같이 정의한다. 우선, 도 15와 같이 매립 절연막(16)이 컨포멀에 피착된 예에서는, x를 x=t×cos(sin-1(nt)), 도 16과 같이 경사 45°로 매립 절연막(16)이 연장되는 예에서는, x를 x=t×n으로 나타낸다.Therefore, the convex portion occupancy is defined as follows. First, in the example shown a buried insulating film 16 such as 15 is deposited on conformal, x a x = t × cos (sin -1 (nt)), the buried insulating film 16 in an inclined 45 ° as shown in Figure 16 is In the extended example, x is represented by x = t × n.
n의 값은 연마 레이트에 의해 다르지만, 0.5 전후이기 때문에 0.5에 근사한다. 이 때, 각 A/A에 대하여 x만 사이징한 A/A 볼록부의 면적을 셀 전체의 면적으로 나눈 것을 볼록부의 점유율(A/A 패턴 점유율)로 한다.The value of n varies depending on the polishing rate, but approximates 0.5 because it is around 0.5. At this time, the area | region of A / A convex part which sized only x with respect to each A / A divided by the area of the whole cell is taken as the share of convex part (A / A pattern occupancy).
상기한 바와 같이 하여 각 메쉬 영역(14)마다 A/A 패턴 점유율을 구한(플로우 1) 후, 제1 실시예의 플로우 1∼4와 동일한 플로우 2∼5를 행한다. 이 플로우 2∼5를 거쳐서 남은 셀 영역(6)과 소자 형성 영역 패턴(4)을 머지하여, 동일 마스크에 패턴을 형성한다(플로우 6).As described above, after obtaining the A / A pattern occupancy for each mesh region 14 (flow 1), the same flows 2 to 5 as those of the flows 1 to 4 of the first embodiment are performed. The remaining cell region 6 and the element formation region pattern 4 are merged through these flows 2 to 5 to form a pattern on the same mask (flow 6).
다음으로 각 메쉬 영역(14) 내의 셀 영역(6)을 다음의 표 1에 따라 오버 사이징(확대) 또는 언더 사이징(축소) 한다. 그에 따라 각 메쉬 영역(14) 내의 A/A 더미 패턴의 점유율을 원하는 값으로 한다(플로우 7).Next, the cell region 6 in each mesh region 14 is oversized (expanded) or undersized (reduced) according to Table 1 below. Accordingly, the occupancy ratio of the A / A dummy pattern in each mesh region 14 is a desired value (flow 7).
표 1에 도시한 바와 같이, 각 메쉬 영역(14) 내에서의 소자 형성 영역 패턴(4)의 점유율이 낮은 경우에는 높은 더미 패턴 점유율을 갖는 셀 영역(6)을 배치하고, 소자 형성 영역 패턴(4)의 점유율이 높은 경우에는 낮은 더미 패턴 점유율을 갖는 셀 영역(6)을 배치한다.As shown in Table 1, when the occupancy rate of the element formation region pattern 4 in each mesh region 14 is low, the cell region 6 having a high dummy pattern occupancy is arranged, and the element formation region pattern ( If the occupancy of 4) is high, the cell region 6 having a low dummy pattern occupancy is arranged.
이상의 처리를 셀 영역(6)보다도 면적이 작고 좁은 피치 B(피치 A>피치 B)의 셀 영역(6a)에 대해 행하여 동일 마스크에 패턴을 형성한다. 이 때, 셀 영역(6)에 서의 더미 패턴 점유율보다도 셀 영역(6a)에서의 더미 패턴 점유율을 높게 한다.The above process is performed for the cell region 6a of the pitch B (pitch A> pitch B) which is smaller in area than the cell region 6 and forms a pattern in the same mask. At this time, the dummy pattern occupancy in the cell region 6a is higher than the dummy pattern occupancy in the cell region 6.
상기한 바와 같이 각 소자 형성 영역 패턴(소자 패턴: 4)의 점유율에 따라 원하는 점유율을 갖는 A/A 더미 패턴을 배치함으로써, A/A 더미 패턴을 반도체 장치 전체에 걸쳐 배치할 수 있어 반도체 장치를 평탄화시킬 수 있다.As described above, by arranging the A / A dummy pattern having a desired occupancy according to the occupancy of each element formation region pattern (element pattern: 4), the A / A dummy pattern can be arranged over the entire semiconductor device. Can be planarized.
또, 상기 플로우 3∼5는 순서가 동일하지 않으며, 플로우 4, 5에 대해서는 생략 가능하다. 또한, 각 A/A 더미 패턴의 삭제 처리는 소자 형성 영역 패턴(4), 웰 영역(8)의 경계, 게이트 전극(12)을 원하는 사이징 처리 후 머지하여, 일괄 처리하여도 좋다. 또한, 플로우 1, 7에 대해서도 플로우 2 후, 플로우 1, 7의 순서로 행하면 좋고, 상술한 순서에 한하지 않는다.The flows 3 to 5 are not the same in order, and the flows 3 and 5 can be omitted. In addition, the deletion process of each A / A dummy pattern may be carried out by merging the element formation region pattern 4, the boundary of the well region 8, and the gate electrode 12 after a desired sizing process, and carrying out a batch process. The flows 1 and 7 may also be performed in the order of flows 1 and 7 after the flow 2, and the flow is not limited to the above-described order.
〈제4 실시예〉<Fourth Example>
다음으로 본 발명의 제4 실시예에 대해 설명한다. 상기 제3 실시예에서는 A/A에 있어서의 더미 패턴의 배치에 대해 설명하였지만, 제3 실시예의 사상은 메탈 배선 등의 배선 패턴의 주위에 더미 패턴을 배치하는 경우에도 적용할 수 있다.Next, a fourth embodiment of the present invention will be described. Although the arrangement of the dummy pattern in A / A has been described in the third embodiment, the idea of the third embodiment can be applied to the case where the dummy pattern is arranged around the wiring pattern such as metal wiring.
우선, 제3 실시예의 경우와 같이 CAD 칩을 복수의 메쉬 영역(14)으로 구획하여, 각 메쉬 영역(14)마다 메탈 배선 패턴의 패턴 점유율을 구한다. 메탈 배선 패턴 점유율은 (각 메쉬 영역(14) 내에서의 메탈 배선 패턴의 면적)/(각 메쉬 영역(14)의 면적)으로 구한다(플로우 1).First, as in the case of the third embodiment, the CAD chip is divided into a plurality of mesh regions 14 to obtain a pattern occupancy rate of the metal wiring pattern for each mesh region 14. The metal wiring pattern occupancy rate is calculated as (area of the metal wiring pattern in each mesh region 14) / (area of each mesh region 14) (flow 1).
다음으로 CAD 칩 전면에 메탈 배선 더미 패턴을 갖는 셀 영역(6)을 직교하는 피치 A의 그리드 상에 어레이형으로 배치한다(플로우 2). 그리고, 메탈 배선 패턴과 교차하는 셀 영역(6)을 삭제한다(플로우 3). 이 때, 메탈 배선 패턴에 대하여 원하는 오버 사이즈를 덮어 둠으로써, 메탈 배선 패턴과 메탈 배선 더미 패턴의 분리를 유지할 수 있다.Next, the cell regions 6 having the metal wiring dummy patterns on the entire surface of the CAD chip are arranged in an array on a grid of pitch A orthogonal to each other (flow 2). Then, the cell region 6 intersecting the metal wiring pattern is deleted (flow 3). At this time, by covering a desired oversize with respect to the metal wiring pattern, separation of the metal wiring pattern and the metal wiring dummy pattern can be maintained.
이상의 플로우를 거쳐서 남은 셀 영역(6)과 메탈 배선 패턴을 머지하여 동일 마스크에 패턴을 형성한다(플로우 4).The remaining cell region 6 and the metal wiring pattern are merged through the above flow to form a pattern in the same mask (flow 4).
다음으로 제3 실시예의 경우와 같이 다음 표 2에 따라 원하는 점유율의 메탈 배선 더미 패턴을 갖는 셀 영역(6)을 각 메쉬 영역(14) 내에 배치한다(플로우 5).Next, as in the case of the third embodiment, a cell region 6 having a metal wiring dummy pattern having a desired occupancy ratio is disposed in each mesh region 14 according to the following Table 2 (flow 5).
이상의 플로우 1∼5를, 피치 B(피치 A>피치 B)의 셀 영역(6a)에 대해 행하여, 동일 마스크에 패턴을 형성한다(플로우 6). 이 때, 셀 영역(6)에 있어서의 메탈 배선 더미 패턴 점유율보다도 셀 영역(6a)에서의 메탈 배선 더미 패턴 점유율을 높게 한다.The above flows 1 to 5 are performed for the cell region 6a of the pitch B (pitch A> pitch B) to form a pattern in the same mask (flow 6). At this time, the metal wiring dummy pattern occupancy in the cell region 6a is made higher than the metal wiring dummy pattern occupancy in the cell region 6.
이상과 같이 메탈 배선 패턴(소자 패턴)의 점유율에 따라 원하는 점유율을 갖는 메탈 배선 더미 패턴을 배치함으로써, 메탈 배선 더미 패턴을 반도체 장치 전체에 걸쳐 배치할 수 있어 반도체 장치를 평탄화시킬 수 있다. 또, 메탈 배선 패턴 이외의 배선 패턴에도 본 실시예의 사상은 적용 가능하다.By disposing a metal wiring dummy pattern having a desired occupancy according to the occupancy of the metal wiring pattern (element pattern) as described above, the metal wiring dummy pattern can be arranged over the entire semiconductor device, and the semiconductor device can be flattened. In addition, the idea of this embodiment is applicable to wiring patterns other than a metal wiring pattern.
〈제5 실시예〉<Fifth Embodiment>
다음으로 본 발명의 제5 실시예에 대해 설명한다. 제5 실시예에서는 제3 실시예, 제4 실시예에 있어서 각 메쉬 영역(14) 마다 A/A 패턴이나 메탈 배선 패턴 등의 소자 패턴의 패턴 점유율을 구한 후, 푸리에 변환하여 칩 전체의 점유율 분포를 구한다.Next, a fifth embodiment of the present invention will be described. In the fifth embodiment, in the third and fourth embodiments, the pattern occupancy ratio of the element patterns such as the A / A pattern and the metal wiring pattern is obtained for each mesh region 14, and then the Fourier transform is used to perform occupancy distribution of the entire chip. Obtain
그리고, 이 점유율 분포에 따라 제3 실시예의 플로우 7이나 제4 실시예의 플로우 5와 같은 사이징 처리를 행한다. 그에 따라 보다 효과적으로 더미 패턴의 선택 배치가 가능해진다.And according to this occupancy distribution, the sizing process similar to the flow 7 of a 3rd Example and the flow 5 of a 4th Example is performed. Thereby, the selective arrangement of the dummy pattern becomes possible more effectively.
〈제6 실시예〉<Sixth Example>
다음으로 본 발명의 제6 실시예에 대해 설명한다. 제6 실시예에서는 제3 실시예, 제4 실시예에 있어서 각 메쉬 영역(14) 마다 A/A 패턴이나 메탈 배선 패턴 등의 소자 패턴의 패턴 점유율을 구한 후, 각 메쉬 영역(14)의 점유율로서, 해당 메쉬 영역(14)과 주변 n(예를 들면 2 이상 10 이하의 정수)개의 메쉬 영역(14)의 점유율을 평균한 값을 구한다.Next, a sixth embodiment of the present invention will be described. In the sixth embodiment, after occupying the pattern occupancy of element patterns such as A / A patterns and metal wiring patterns in each of the mesh regions 14 in the third and fourth embodiments, the occupancy of each mesh region 14 is obtained. As a value, a value obtained by averaging the occupancy ratio of the mesh region 14 and n mesh regions 14 around n (for example, an integer of 2 or more and 10 or less) is obtained.
그리고 이 평균 점유율에 따라 제3 실시예의 플로우 7이나 제4 실시예의 플로우 5와 같은 사이징 처리를 행한다. 그에 따라 보다 효과적으로 더미 패턴의 선택 배치가 가능해진다.According to this average occupancy rate, the same sizing processing as Flow 7 of the third embodiment and Flow 5 of the fourth embodiment is performed. Thereby, the selective arrangement of the dummy pattern becomes possible more effectively.
〈제7 실시예〉<7th Example>
다음으로 본 발명의 제7 실시예에 대해 설명한다. 다층 배선 공정에서는 배선이 적층되기 때문에, 하층에서의 단차가 중첩된다. 따라서, 배선이 밀집된 영역끼리 또는 배선이 성긴 영역끼리가 적층된 경우 심각한 단차가 발생하게 된다.Next, a seventh embodiment of the present invention will be described. In the multilayer wiring step, the wiring is stacked, so that the steps in the lower layer overlap. Therefore, when the wirings are densely stacked or the wirings are roughly stacked, serious stepping occurs.
그래서, 본 제7 실시예에서는, 제4 실시예∼제6 실시예에 있어서 각 메쉬 영역(14)에 있어서의 소자 패턴의 점유율을 구한 후, 이 점유율에 각 메쉬 영역(14) 하에 있어서 하층 배선의 점유율을 가산하여, 이 값을 각 메쉬 영역(14)의 점유율로 한다.Therefore, in the seventh embodiment, after obtaining the occupancy rate of the element pattern in each mesh region 14 in the fourth to sixth embodiments, the lower layer wiring is under the mesh region 14 to this occupancy rate. The occupancy rate of each of the mesh regions 14 is made by adding the occupancy rate of.
가산할 때에는 다음과 같은 계수 a를 각 메쉬 영역(14)의 점유율에 곱한다. 계수 a는 하층 배선의 잔존 단차(전 공정 평탄 후 단차)/해당 배선층의 단차(통상 배선층의 두께)로 구한다.When adding, the following coefficient a is multiplied by the occupancy rate of each mesh region 14. The coefficient a is obtained from the remaining step of the lower layer wiring (step after flattening the entire process) / step of the wiring layer (usually the thickness of the wiring layer).
상기 계수 a를 곱한 각 메쉬 영역(14)의 점유율에 따라 제3 실시예의 플로우 7이나 제4 실시예의 플로우 5와 같은 사이징 처리를 행한다. 그에 따라 보다 효과적으로 더미 패턴의 선택 배치가 가능해진다.According to the occupancy rate of each mesh region 14 multiplied by the coefficient a, the sizing process is performed as in the flow 7 of the third embodiment and the flow 5 of the fourth embodiment. Thereby, the selective arrangement of the dummy pattern becomes possible more effectively.
〈제8 실시예〉<Eighth Embodiment>
다음으로 본 발명의 제8 실시예에 대해 설명한다. 본 제8 실시예에서는 상기한 바와 같은 점유율을 구하지 않고 더미 패턴을 배치한다.Next, an eighth embodiment of the present invention will be described. In the eighth embodiment, dummy patterns are arranged without obtaining the occupancy as described above.
본 실시예의 플로우는 제1 실시예의 플로우 1∼6과 기본적으로 동일하지만, 본 실시예에서는 피치가 작은 셀 영역(6a)을 배치할 때의 조건을 제1 실시예보다도 구체적으로 규정하고 있다.The flow of this embodiment is basically the same as the flows 1 to 6 of the first embodiment, but in this embodiment, the conditions when arranging the cell regions 6a with a small pitch are more specifically defined than the first embodiment.
즉, 도 17에 도시한 바와 같이 n회째에 배치되는 더미 패턴인 제1 더미 패턴(20: 장방형이여도 정방형이여도 좋다)의 사이즈를 dx1×dy1로 하여, n+1회째에 배치되는 더미 패턴인 제2 더미 패턴(21: 장방형이여도 정방형이여도 좋다)의 사이즈를 dx2×dy2, n회째에 배치되는 셀 영역인 제1 셀 영역(18)의 피치를 px1×py1, n+1회째에 배치되는 셀 영역인 제2 셀 영역(19)의 피치를 px2×py2, 제1 셀 영역(18)의 삭제 시의 A/A 오버 사이즈량을 x1, 제2 셀 영역(19)의 삭제 시의 A/A 오버 사이즈량을 x2로 한 경우, 다음 조건으로 제1 및 제2 더미 패턴(20, 21)을 배치한다.That is, as shown in FIG. 17, the dummy pattern disposed at the n + th time is set to the size of the first dummy pattern (20: rectangular or square) which is the dummy pattern arranged at the nth time as dx1 x dy1. The size of the second dummy pattern 21 (which may be rectangular or square) may be dx2 x dy2, and the pitch of the first cell region 18, which is the cell region arranged at the nth time, is set to px1 x py1 and n + 1 times. The pitch of the second cell region 19, which is the cell region to be arranged, is px2 x py2, and the A / A oversize amount at the time of deleting the first cell region 18 is x1 and the second cell region 19 is deleted. When the A / A oversize amount is set to x2, the first and second dummy patterns 20 and 21 are arranged under the following conditions.
조건은 px1>px2, py1>py2, px1-dx1-2×x2<dx2, py1-dyl-2×x2<dy2, (dx1× dyl)/(px1×py1)<(dx2×dy2)/(px2×py2) 이다.The condition is px1> px2, py1> py2, px1-dx1-2 × x2 <dx2, py1-dyl-2 × x2 <dy2, (dx1 × dyl) / (px1 × py1) <(dx2 × dy2) / (px2 × py2).
n회째에 더미 패턴이 배치되지 않은 영역은 원래 패턴의 밀접된 영역이거나, 패턴은 성기지만 이산적으로 배치되어 더미 패턴 사이즈 및 삭제 시의 오버 사이즈량이 크게 더미 패턴을 배치할 수 없었던 영역이며 더미 패턴의 점유율이 낮은 영역이다.The area where the dummy pattern is not disposed at the nth time is an intimate area of the original pattern, or the pattern is sparse but discretely disposed so that the dummy pattern size and the oversize amount at the time of deletion could not be placed. The share of the area is low.
그래서, 상기한 바와 같은 조건으로 n+1회째 이후의 더미 패턴의 배치를 행함으로써, 후자와 같이 더미 패턴의 점유율이 낮은 영역에 더미 패턴을 배치할 수가 있어, 해당 영역에서의 더미 패턴 점유율을 높일 수 있다.Therefore, by arranging the dummy pattern after the n + 1th time under the conditions as described above, the dummy pattern can be arranged in an area having a low share of the dummy pattern as in the latter, so as to increase the dummy pattern share in the corresponding area. Can be.
이상과 같이 몇 단계로 나누어 더미 패턴을 배치할 때 전 단에서 더미 패턴이 배치되지 않은 더미 패턴 점유율이 낮은 부분에 그 점유율이 높은 셀 영역을 배치함으로써, A/A 더미 패턴을 반도체 장치 전체에 걸쳐 배치할 수 있어, 반도체 장치를 평탄화시킬 수 있다. 또한, CAD 처리 시간도 저감할 수 있다.When the dummy pattern is arranged in several steps as described above, the A / A dummy pattern is spread over the entire semiconductor device by arranging a cell region having a high occupancy rate at a portion where the dummy pattern occupancy is not arranged at the front end. It can arrange | position, and can planarize a semiconductor device. In addition, CAD processing time can be reduced.
〈제9 실시예〉<Example 9>
상기한 제8 실시예에서는 A/A에서의 더미 패턴(5)의 배치에 대해 설명하였지만, 제8 실시예의 사상은 메탈 배선 등의 배선 패턴 형성 공정에도 적용할 수 있다.Although the arrangement of the dummy pattern 5 in A / A has been described in the eighth embodiment described above, the idea of the eighth embodiment can be applied to a wiring pattern forming process such as metal wiring.
CAD 칩 전면에 메탈 배선 더미 패턴을 직교하는 피치 A의 그리드 상에 어레이형으로 배치하고(플로우 1), 메탈 배선 패턴과 교차하는 메탈 배선 더미 셀을 삭제한다(플로우 2). 이 때 메탈 배선 패턴에 원하는 오버 사이즈를 덮어 메탈 배선 패턴과 메탈 배선 더미 패턴의 분리를 확보한다.The metal wiring dummy pattern is arranged in an array on a grid of pitch A orthogonal to the front surface of the CAD chip (flow 1), and the metal wiring dummy cell intersecting the metal wiring pattern is deleted (flow 2). At this time, a desired oversize is applied to the metal wiring pattern to ensure separation of the metal wiring pattern and the metal wiring dummy pattern.
이상의 플로우를 거쳐 남은 메탈 배선 더미 셀과 원하는 메탈 배선 패턴을 머지하여, 동일 마스크에 패턴을 형성한다(플로우 3).The remaining metal wiring dummy cell and the desired metal wiring pattern are merged through the above flow to form a pattern on the same mask (flow 3).
상기한 플로우 1∼3을 더욱 면적이 작은 메탈 배선 더미 패턴을 갖는 좁은 피치의 셀 영역(6a)에 대해 행하여, 동일 마스크에 패턴을 형성한다(플로우 4). 이 때, 제8 실시예와 동일한 조건으로 메탈 배선 더미 패턴을 배치한다.The above-described flows 1 to 3 are performed for the narrow pitch cell region 6a having the metal wiring dummy pattern with smaller area to form a pattern in the same mask (flow 4). At this time, the metal wiring dummy pattern is arranged under the same conditions as in the eighth embodiment.
그에 따라 제8 실시예의 경우와 같이 메탈 배선 더미 패턴을 반도체 장치 전체에 걸쳐 배치할 수가 있어, 반도체 장치를 평탄화시킬 수 있다. 또한, CAD 처리 시간도 저감할 수 있다.As a result, as in the case of the eighth embodiment, the metal wiring dummy pattern can be disposed over the entire semiconductor device, and the semiconductor device can be flattened. In addition, CAD processing time can be reduced.
이상 설명한 바와 같이 본 발명에 따르면, 반도체 장치 전체에 걸쳐 더미 패턴을 배치할 수 있기 때문에, 반도체 장치의 평탄성을 향상시킬 수 있다. 또한, 더미 패턴 배치를 위한 CAD 처리 시간을 단축하고, CAD 처리 용량을 저감할 수 있기 때문에, 다른 피치의 복수 종류의 더미 패턴을 자동 배치할 수 있다.As described above, according to the present invention, since the dummy pattern can be arranged over the entire semiconductor device, the flatness of the semiconductor device can be improved. In addition, since the CAD processing time for the dummy pattern arrangement can be shortened and the CAD processing capacity can be reduced, multiple types of dummy patterns of different pitches can be automatically arranged.
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