KR100424237B1 - 접합 프로파일 형성 방법 및 장치 - Google Patents

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Abstract

본 발명은 반도체 디바이스 내의 원하는 접합 프로파일을 형성하는 방법에 관한 것이다. 적어도 하나의 도펀트가 반도체 기판으로 유입된다. 상기 적어도 하나의 도펀트는 반도체 기판을 동시에 전계에 노출시키는 동안 반도체 기판 및 상기 적어도 하나의 도펀트의 어닐링을 통해 반도체 기판에 확산된다.

Description

접합 프로파일 형성 방법 및 장치{DC OR AC ELECTRIC FIELD ASSISTED ANNEAL}
본원은 본원 명세서에서 참조로서 인용된 특허출원인, "DC 전계 지원 어닐링(DC Electric Field Assisted Anneal)" 이란 발명의 명칭으로, 2000년 3월 29일 출원된 계류중인 미국 특허 출원 제 09/538,309 호의 부분 계속 출원이다.
본 발명은 반도체 기판에서 도펀트의 확산을 제어하기 위한 방법 및 장치에 관한 것이다.
반도체 장치 구조의 크기가 축소되면서, 축소 구조의 형성을 제어하기 위해 제어기술이 점점 더 중요하게 요구된다. 구조의 영역 및 치수를 보다 작게 하기 위해 적합한 배치를 위한 세심한 제어가 요구된다. 미세한 크기를 갖는 경우, 형성된 구조의 배치 오류(misplacement) 및/또는 크기에서의 작은 오류로 인하여 비기능(non-funcional) 또는 오기능(mis-funcioning) 장치가 될 수 있다. 반도체 장치 제조에 관련된 공정은 요구되는 구조를 생성하기 위해서 정밀도 수준의 증가를더욱 필요로 한다.
반도체 기판에서 도펀트를 확산시키기 위해서 고속열처리가 널리 사용되고 있다. 현재 고속 열처리를 위해, 램프나 핫 플레이트와 같은, 방사 소스(radiation sorce)가 원하는 온도로 제품을 급히 가열하는데 사용된다. 그런 다음 그 방사 소스는 그 온도에서 제품을 유지하도록 사용된다. 그 다음 방사 소스는 제어된 방식으로서 제품을 급냉하는데 사용된다. 통상적인 공정의 이런 각각의 단계동안, (제품의 적외선 방사를 감지하는 고온계(pyrometer) 또는 열전지(thermocouple)를 사용하여) 웨이퍼 온도는 감지되며 온도의 피드백 제어(feedback control)를 제공하는데 사용된다. 제품(workpiece)이 충분한 크기의 온도로 증가되면, 그 제품 내부의 핵종(species)의 확산이 시작된다. 또한, 그와 같은 확산의 비율은 제품 온도에 대한 강한 함수이다. 또한, 어떤 확산의 범위는 온도의 크기 및 온도 관련 시간(time-at-temperature) 둘 모두의 인수이다. 따라서, 그 제품이 하나의 반도체 웨이퍼일 때, 그리고 열처리가 하나의 도펀트 핵종의 어닐링 활성화에 사용된 고속 열처리일 경우, 반도체 웨이퍼 상의 모든 면에서 도펀트 원자의 균일한 활성 및 확산을 획득하기 위하여 그 웨이퍼의 정밀한 온도 제어가 필수적이다.
보다 최근의 실리콘-온-인슐레이터(silicon-on-insulator) 기술에서는, 3℃ 3-시그마 온도 제어보다 나은 정도로 도펀트의 확산을 제어하는 것이 바람직할 것이다. 그러나, 현재 기술 수준에서 고속열처리 장비의 한계 때문에, 현재는 단지 5-6℃ 3-시그마 온도 제어만 얻을 수 있다. 온도 제어 문제의 원인이 되는 다수의요인이 있다. 이 요인들에는 챔버 도어 및 로봇 시스템(chamber doors and robotics)을 흐르는 챔버 개스, 웨이퍼 센터링(centering), 그리고 램프 가열의 느린 속도(rate) 한계가 포함된다.
챔버 개스 유동에 관하여, 처리 개스 분포로 인해 웨이퍼를 가로지른 열 구배가 존재한다. 고속열처리 장비에서, 처리 개스(반응성 또는 비활성)가 유입된다. 고속 열처리기는 열평형계가 아니다(단지 제품(workpiece)과 그 지원 구조가 가열된다). 따라서, 유입 개스는 차갑지만, 그 개스는 웨이퍼를 가로질러 이동할 때 가열되어 챔버를 나간다. 이 요인은 챔버 구성의 개스 입구 근처에서 더 차가운 온도와 개스 출구 근처에서 더 따뜻한 온도의 온도 구배를 만든다. 이 구배는 웨이퍼가 챔버 내부에 놓여질 때 웨이퍼로 이전된다. 이 영향을 감소시키기 위해서 웨이퍼 회전이 이용된다. 그러나, 웨이퍼 회전 장비를 갖춘 현재기술 수준의 시스템에서, 이 영향은 감소되지만, 온도에 있어서의 웨이퍼-회전 주기 진동이 고정된 고온계(pyrometers)의 신호에서 매우 분명하므로 여전히 뚜렷한 신호(distinct signature)를 남겨둔다. 이 진동은 램프 존 제어의 부족 때문에 진폭이 감소될 수 없고, 따라서, 결국 웨이퍼 에지상에 국부적인 저온(cold) 및 고온(hot) 스팟을 남긴다. 이런 고온 및 저온 스팟은 칩에 직접적으로 관련되며, 칩은 성능 기준(criteria)을 충족하지 않게 된다.
또한, 웨이퍼를 가로지른 열 구배는 챔버 도어(door)와 웨이퍼 조정 장비에 기인한다. 위에서 언급한 바와 비슷한 방식으로, 도어가 처리 챔버(process chamber) 내부에 위치해 있어야하므로, 그리고 로봇 시스템(robotic) 핸들러가 그 도어를 통하여 제품을 삽입하여야 함으로, 그 도어에서 챔버 내부의 쿨링(cooling) 효과가 발생한다. 전송 챔버나 방 공기로부터 들어온 찬 개스는 도어 영역을 냉각시킨다. 그리고, 그 로봇 핸들러 단부(end piece)는 열 싱크(sink)처럼 작동하고 도어 영역을 냉각시킨다. 따라서, 고온 및 저온 스팟이 생기고, 이것이 칩과 관련되어 성능 기준(criteria)을 충족시키지 않게 된다.
현재 기술의 수준에서, 고속 열처리기는 포켓 링(pocket ring)(완전한 에지 접촉)로 웨이퍼를 지지한다. 웨이퍼 에지상의 고온 및 저온 스팟은 그 지지 "에지 링(edge ring)" 내의 웨이퍼 센터링(centering)이 0.010-0.015 인치 이내의 정도로 정확하지 않을 경우 생성되는 것으로 알려져 있다. 열적 비균등성(non-uniformities)에 대한 보정을 위한 웨이퍼 회전에 의해 준안정 상태가 발생하고, 웨이퍼의 요동(perturbation)이 충분하면 결국 가능한 한 중심을 벗어날(off-center) 때까지 웨이퍼 구심 가속하게 된다. 따라서, 웨이퍼 배치에 기인한 고온 및 저온 스팟이 종종 생긴다. 또한 이것은 칩에 직접 관련되며, 이 칩은 성능 기준을 충족시키지 않게 된다.
램프 가열의 느린 속도(rate) 한계에 관하여, W-할로겐 램프는 개스를 포함하기 위한 일종의 엔클로저(enclosure)로 만들어져 있기 때문에, 이 엔클로저는 상당한 양의 열을 저장한다. 이 저장된 열은 고주파 신호를 감소시키고, 이 신호는 램프 내부로 전송된다. 그리고, 챔버 회전 속력이 고속 열처리기 설계 발전(evolution)(200mm 툴은 90 RPM으로 회전하고, 300mm 툴은 150 내지 300 RPM으로 회전할 것이다)으로 증가하기 때문에, 제어된 램프로 회전 관련 온도 진동을 감소시키는 것은 점차 어려워진다.
현재 기술 수준의 고속 열처리는 도펀트 확산의 한계와 열적 용량 매칭(thermal budget matching)의 문제점을 지니고 있다. 확산 한계에 관하여, 많은 기술이 활성화 및 확산을 위해 후속(follow-on) 어닐과 함께 매우 무겁고 얕은 도펀트 주입을 이용하여 얕은 균일 도펀트 프로파일을 획득한다. 요구된 확산의 범위 때문에, 매우 높은 온도의 배치 로(batch furnace)가 필수적으로 활용된다. 그러나, 고온에서 배치 로(batch furnaces)가 웨이퍼 슬립(slip)을 만들기 때문에 특히 웨이퍼 사이즈가 크짐으로써 이런 공정은 문제를 야기한다. 따라서, 전면적인 어닐 확산율을 증가시키는 방법을 제공함으로써 단일 웨이퍼 고속 열 어닐이 실용화되게 하는 것이 필요하다.
열적 용량 매칭(thermal budget matching)에 관하여, 일부 현 제조 라인 실시(practices)의 목적은 배치(batch) 및 단일 웨이퍼 양쪽의 고온 공정을 모든 단계에서 적합하게 하는 것이다. 예를 들면, 배치 로(batch furnace) CVD 프로세서와 단일 웨이퍼 고속 열 CVD 프로세서 둘 모두에서 스페이서 질화물 필름을 형성할 수 있도록 하는 것이 필요하다. 그러나, 배치 툴(batch tool)이 한 시간 동안 약 750℃ 온도에서 125개의 웨이퍼로 이루어지는 세트를 유지하기 때문에, 단일 웨이퍼 프로세서는 단지 2 분 동안 약 750℃에서 각 웨이퍼를 유지한다. 최종 결과는 배치 질화물 침전으로 형성된 트랜지스터의 장치 특성은 단일 웨이퍼 침전으로 형성된 트랜지스터의 특성과 다르다. 그 차이점의 이유는 온도 관련 시간(time-at-temperature)으로 인한 확산이 두 시스템 사이에서 크게 다르기 때문이다. 따라서, 동일한 열적 프로파일을 유지하면서, 단일 웨이퍼 공정의 모든 확산을 증가시키는 방법이 필요할 것이다.
본 발명의 목적은 동일한 열적 프로파일을 유지하면서, 단일 웨이퍼 공정의 모든 확산을 증가시키기 위한 접합 프로파일을 형성하는 방법을 제공하는 것이다.
도 1a, 1b, 1c, 1d는 본 발명에 따른 장치의 4가지 다른 실시예의 단면도를 도시한 도면.
도 2a, 2b, 2c, 2d는 본 발명에 따른 장치의 4가지 다른 실시예의 투시도.
도 3은 본 발명에 따른 하나의 장치의 다른 실시예의 단면도를 도시한 도면.
도 4는 반도체 기판에서 인 도펀트 농도와 반도체 기판 내부로의 깊이와의 관계를 그래프로 설명한 도면.
도 5는 본 발명에 따른 장치의 또 다른 실시예의 단면도를 도시한 도면.
도 6은 시간 변화에 대한 AC 전계의 시뮬레이션 결과를 그래프로 도시한 도면.
도 7은 전계 스트레스의 시뮬레이션 결과와 효과를 그래프로 도시한 도면.
도 8은 1 HZ 와 60 HZ 주파수에서의 시뮬레이션 결과를 그래프로 도시한 도면.
도면의 주요 부분에 대한 부호의 설명
1 : 척 2 : 실리콘 웨이퍼
3 : 금속 박막층 4 : 램프
6, 7 : 전압원 8 : 전계 소스 웨이퍼
9 : 산화물층
본 발명은 반도체 장치에서 필요한 접합 프로파일을 형성하기 위한 방법에 관한 것이다. 최소한 하나의 도펀트가 반도체 기판 내부로 도입된다. 반도체 기판을 DC 및/또는 AC 전계에 노출시키는 동안 최소한 하나의 도펀트는 반도체 기판으로 반도체 기판과 그 최소 하나의 도펀트를 어닐링함으로써 확산된다.
또한 본 발명은 반도체 장치에서 필요한 접합 프로파일을 형성하기 위한 장치에 관한 것이다. 상기 장치는 최소한 하나의 도펀트가 확산된 반도체 기판을 어닐링하기 위한 수단을 포함한다. 어닐링 수단은 최소한 하나의 가열 소스(heat source)를 포함한다. 또한 장치는 DC 및/또는 AC 전계를 제공하기 위한 수단과 어닐링과 동시에 반도체 기판을 DC 및/또는 AC 전계로 노출시키는 수단을 포함한다.
본 발명의 다른 목적과 장점은 다음의 설명으로부터 당업자에 의해서 명백하게 될 것이다. 그리고, 그 설명에서는 단지 본 발명의 바람직한 실시예가 본 발명을 실행하기 위해 숙고한 가장 나은 방식의 설명 방법으로 단순하게 도시되고 묘사되어 있다. 본 발명은 다른 그리고 상이한 실시예가 가능하며, 몇몇 상세는 본 발명으로부터 벗어나지 않는 범위에서 다양하고 명확한 세부항목의 수정이 가능하다. 따라서, 본원의 도면 및 상세한 설명은 예시적인 것일뿐 제한적인 것은 아니다.
본 발명의 전술한 목적 및 장점은 첨부한 도면을 함께 고려하면 더욱 분명하게 이해될 것이다.
본 발명은 산업 RTA 툴에서 얕은 접합의 보다 조절하기 쉽고 제조하기 쉬운 생산을 위한 공정 및 장치를 제공한다. 본 발명에서는, 현재와 미래에 필요한 얕은 접합을 형성하기 위해 도펀트를 활성화할 수도 있다. 상기 구성에 따르면, 본 발명은 전계 "지원(assist)" 방법에 의해서 국부 규모로 열 확산을 억제 또는 증강시킴으로써 도펀트 확산을 조절한다.
본 발명은 반도체 장치에서 필요한 접합 프로파일을 형성하기 위한 방법을 제공한다. 최소한 하나의 도펀트가 실리콘 웨이퍼와 같은, 반도체 기판 내부로 도입된다. 반도체 기판 내부로 그 도펀트를 투입하기 위해서 어떤 적합한 방법이 이용된다. 통상적으로, 이온 주입이 도펀트를 투입하기 위해서 이용된다. 본 발명은 도펀트 활성화/확산이 발생하는 반도체 장치 제조의 공정의 여러 단계에서 유용할 것이다.
도펀트를 반도체 기판 내부로 주입한 후에, 도펀트는 반도체 기판과 도펀트를 어닐링 처리하여 활성화된다. 어닐링과 동시에, 반도체 기판과 도펀트는 DC 및/또는 AC 전계에 노출된다.
본 발명에 있어서, 통상적으로 어닐은 고속 열 어닐(RTA)로서 행해진다. RTA 및 빠른 열처리는 어떤 구조를 생성하기 위한 반도체 장치 제조에서 폭넓게 사용된다. 통상적으로 RTA 프로세스는 짧은 처리 시간을 갖는데, 특히 최대 온도에서 짧은 시간을 포함한다.
본 발명에 따르면, 통상적으로 어닐링은 약 900℃에서 약 1150℃까지의 온도에서 발생한다.
통상적으로 기판의 온도는 약 3 초에서 10 초의 주기 동안 약 실온(room temperature)으로부터 최대 처리 온도까지 단조 증가된다(ramped up). 통상적으로, 그 온도는 가능한 빨리 최대 처리 온도까지 단조 증가된다. 통상적으로 그 온도가 최대까지 단조 증가하는 동안 한 번 이상 정체 상태로 되고 일정 기간 동안 정체 상태가 유지된다.
통상적으로, 그 온도는 약 0.5 초에서 약 10 초까지의 시간동안 최대로 유지된다. 그 온도는 한 주기의 시간동안 최대로 유지되거나 또는 한 주기 이상 동안 최대치 이하로 떨어졌다가 최대까지 회복할 수도 있다.
최대 온도에서 필요한 처리 시간 후에, 반도체 기판의 온도는 단조 감소될 것이다. 통상적으로, 그 온도는 가능한 급속하게 단조 감소된다. 상기 구성에 따르면, 통상적으로 그 온도는 약 10 초에서 약 60 초까지의 주기동안 대략 실온까지 단조 감소된다.
또한, 본 발명에 따른 어닐링은 통상적으로 약 0.5 초에서 10 초까지의 시간 동안 발생한다.
또한, 어닐링이 발생하는 압력이 변할 수 있다. 본 발명에 따르면, 빠른 열처리 툴 내부의 압력은 인가된 전계에 의존한다. 상기 구성에 따르면, 아크 방전 및/또는 전기적 방전을 방지하도록 압력이 감소될 수도 있다. 이것은 하기의 설명으로부터 분명해질 것이다.
어닐링하는 동안, 본 발명은 도펀트의 확산을 제어하기 위해서 인가된 전계를 이용한다. 확산을 제어하는 것은 확산을 늘리는 것과 감소하는 것을 포함할 수 있다. 매우 얕은 접합을 형성하는 것에 관하여 상기의 확산에도 불구하고, 어떤 경우에, 도펀트의 확산을 늘리는 것이 바람직할 수 있다.
본 발명의 일실시예에 따르면, 일시적으로 그리고 공간적으로 변하는 전계가 고속 열처리 챔버로 유입된다. 그러면 이 전계는 열처리 온도 제어 문제의 특별한 요소로서 상술된 열적 효과를 감소시키기 위해서 사용되고, 그리고/또는 이 전계는 상술된 특정 기술 한계를 어드레스하는데 발생하는 확산 양을 조절하는데 사용된다.
AC, 또는 "교류(alternating current)" 전계를 인가하면, 전계 변화(field alternation)의 양방향으로 도펀트 확산이 향상될 것이다. 빠른 열 처리 동안 AC 전계가 인가되면, 총 확산은 증가된다.
상술한 바와 같이, 챔버 개스 흐름, 챔버 도어 및 로봇 시스템(robotics), 그리고 웨이퍼 센터링 문제는 주파수처럼 웨이퍼 회전 속력과의 진동 함수인 온도 비균일성(non-uniformities)을 일으킨다. 고온계는 이런 온도 진동을 탐지하도록 사용될 수 있지만, 램프 제어 시스템은 그러한 진동을 보상할 수 없다. 본 발명에 의하면, AC 전계 발생기는 그 위치가 처리 챔버에 장치되어 전계 라인이 제품 표면을 투과하여 도펀트에 작용할 것이다. 특히, AC 전계가 웨이퍼 에지 근처에서 발생될 수 있도록 전계 발생기가 놓여진다. 챔버의 단지 한 영역에서 전계를 발생하는 작은 장치로 이것을 성취할 수 있다. 그리고 나서, 제어 수단으로서 파이로미터 신호를 사용하여, 웨이퍼의 가장 차가운 부분이 전계를 통과할 때, 전계가 최대로 되는 위상각 및 웨이퍼 회전 주파수에서 AC 전계의 세기가 진동한다. 그러므로, 웨이퍼 온도의 제어가 향상되지 않지만, 전체 도펀트 확산의 제어는 향상되고, 그 결과 접합 활성화 어닐링의 Leff 제어가 향상되고, 따라서 칩 성능의 제어를 향상시킨다. Leff는 FET의 전기적 채널 길이이다.
AC 전계는 표면을 가로질러 제품을 균일하게 투과할 정도로, 보다 큰 전계 발생기가 챔버에 놓이면, 웨이퍼 상의 모든 지점에서 고속열 어닐링 동안 전체 확산은 증가된다. 이 방법으로, 효과적인 확산이나 고속열처리가 증가된다. 전계의 세기를 조정함으로써, 전체 확산 (또는 열 용량)이나 또는 단일 웨이퍼 공정은 배치 로 공정(batch furnace process)에 매칭될 수 있다. 단일 웨이퍼 공정 동안 그 공정을 고도의 도펀트 확산이 요구되는 기술 공정 단계를 위한 실행가능한 옵션으로 되도록 전체 확산은 증가될 수 있다.
AC 전계는 통상 약 0.5 HZ에서 약 60 HZ 까지의 주파수로 보다 일반적으로는 약 0.5 HZ에서 약 2 HZ 까지의 주파수로 사용된다. AC 전계의 피크대 피크(peak-to-peak) 진폭은 통상 그 범위가 약 10,000 v/cm에서 약 100,000 v/cm 까지이다.
AC 전계를 사용하기 위한 통상의 장치에서, 통상의 RTA 툴의 그리드는 상부 전극으로 사용되고 웨이퍼를 지탱하는 척은 하부(bottom) 전극으로 사용된다. 진성(intrinsic) 웨이퍼는 가열되고 있는 웨이퍼에 빛을 비추기 위한 전극으로 작동한다. 필요한 전위는 진성(intrinsic) 웨이퍼에 인가될 수 있다. 웨이퍼 또는 석영판의 얇은 금속 필름은 필요한 전위로 충전된다. 장의 세기는 고온 스팟을 수정하기 위해서 그리고 균일성(uniformity)을 향상시키기 위해서 위치 함수에 따라 변할 수 있다.
이와 다른 실시예에서, 다수의 반도체 장비 구조에서, 단지 수직 도펀트 프로파일만이 특별한 관심사이다. 이것의 실례는 수직 바이폴라 트랜지스터 이미터-베이스 접합이다. 구조를 결정하는 중요한 성능에서, 베이스 실리콘 내부로 주입되는 이미터 폴리-실리콘 도펀트의 확산양이 베이스 폭을 지정한다. 표준 처리에서 확산은 단지 열효과에 의해서 제어된다. 따라서, 각각의 고속 열처리 챔버 한계는 공정 균일성(uniformity)을 떨어뜨리고, 바이폴라 트랜지스터 칩 성능의 균일성(uniformity)을 떨어뜨린다. 그러나, 본 발명의 실시예에서는, 전계 강화 확산이 웨이퍼의 차가운 영역에서의 열 확산의 부족을 보충하기 위해서 사용된다. 그러므로, 다시, 전체 성능 분배(performance distribution)가 강화된다. 그리고, 이런 경우에, 확산은 기본적으로 단지 수직적이기 때문에, 1-차원의 AC 전계, 또는 DC 전계가 확산을 제어하기 위해서 사용된다. 그러나, 각각의 경우에, 전계의 세기는 웨이퍼 위치에 의해서 제어되어야 하고 웨이퍼 회전으로 동조화 되어야 하기 때문에, 전계의 시간적인 변화 및 공간적인 변화 둘 모두 요구된다.
도 6은 1 Hz AC 전계에서 20 분 동안 1000℃에서 2.0E13 붕소 웰 도즈에 대한 시뮬레이션 결과를 도시한 것으로, 가변 시간과 고정된 전계의 세기인 10000v/cm에서의 시간 동안의 확산의 의존을 나타낸다.
도 7은 30 분으로 고정된 시간에서 전계의 세기에 대한 확산의 의존을 설명한다. 도 8은 증가된 AC 전계 주파수(60 HZ)가 확산 증가를 감소시키는 것을 도시하고 있다. 그러므로 최적 성능은 60HZ 아래에서 획득된다.
DC 전류의 경우에는, 극성, 세기, 및/또는 실리콘 웨이퍼의 표면의 법선에 대한 방향 또는 각도와 같은 인가된 전계의 특성을 제어함으로써 도펀트의 확산이 제어된다.
예를 들면, DC 전계의 극성은 변할 수도 있다. DC 전계의 극성은 도펀트의 전하와 도펀트의 이동에 영향을 주는 방향에 의존할 수 있다. 예를 들면, 양극 DC 전계는 음극 도펀트의 확산을 방지하도록 이용될 수도 있다. 이와 반대로, 양극 DC 전계는 양극 도펀트의 확산을 향상시킨다. 하나의 특정 예를 들면, 만약 주입된 도펀트 핵종(species)이 As+이면, As+ 원자를 표면쪽으로 끌어당기도록 음극 전계가 인가된다. 이와 반대로, 주입된 도펀트 핵종이 B-와 같은 음이온이면, 그 분포를 표면쪽으로 끌어 당기도록 양극 전계가 인가된다. 인가된 전계의 세기는 자유 캐리어 차폐에 의해서 감소된다. 일반적으로, 차폐는 확산이 증가되는 경우 더 강하게 된다.
전계는 적어도 도펀트가 주입된 반도체 기판의 표면 부근에서 제공된다. 만약 반도체 기판이 수직 위치로 어닐과 DC 전계에 걸려 있다면, 전계는 적어도 반도체 기판의 상부 표면에 제공된다. DC 전계는 통상 반도체 기판 내부까지 미친다.약 1015cm-2의 도즈에 대한 도펀트 주입을 위해서, DC 전계의 세기가 실리콘 표면에 대하여 그 크기의 1/e로 감소되는 깊이로 정의된, 전계 차폐 깊이는 통상적으로 약 0.1 ㎛ 에서 0.2 ㎛ 까지이다. 반도체 기판의 내부와 위에서의 위치에서 DC 전계의 특성을 제어함으로써 도펀트의 확산을 제어할 것이다.
도펀트가 주입되어있는 반도체 기판의 상부와 하부의 모든 부분은 DC 전계에 걸리지 않을 수도 있다. 다른 대안으로서 또는 부가적으로, 도펀트가 도입되어있는 반도체 기판의 표면 상부와 하부의 영역은 가변 특성을 가지는 DC 전계에 걸릴 수도 있다. 상기 구성에 따르면, 전계의 세기, 방향, 및/또는 다른 특성이 다른데, 반도체 기판의 내부나 상부의 영역에 의존하기 때문이다. DC 전계 특성이 반도체 기판의 모든 표면에서나 또는 표면 하부에서 동일하든지, DC 전계 특성은 본 발명에 따른 방법을 실행하는 동안 변할 수도 있다.
어닐링 및 전계에의 노출이 행해지는 것은 항상 동시에 발생할 필요는 없다. 예를 들면, 그것들은 주기일 수도 있지만, 그 동안 간단히 반도체 기판이 AC 또는 DC 전계로 노출되지 않고 어닐링된다. 그러나, 전계 지원이 유효하기 위해서는 어닐 온도에서일 필요가 있다. 이것은 활성화된 도펀트 원자의 전계 모빌리티와 그것의 질량 확산 계수사이의 아인슈타인(Einstein) 관계에 의해서 구현된 열역학의 제한에 기인한다.
다음 방정식은 다른 요인들 사이의, 열역학, 도펀트 핵종의 모빌리티와 질량 확산 사이의 관계를 설명하기 위해서 사용될 수도 있다.
방정식에서, CGS 단위를 사용한다고 가정한다. 도펀트의 로컬 플럭스는 다음 방정식으로 나타낸다.
여기서
x는 웨이퍼의 표면으로부터 웨이퍼의 벌크 내부까지의 거리;
C(x)는 중요한 도펀트 이온 핵종의 국부 수(local number) 농도 (cm-3);
Z는 도펀트 이온의 전하 상태;
q는 단위 전하;
k는 Boltzmann 상수;
T는 Kelvin 단위의 웨이퍼 온도;
D는 cm2/sec 단위의 중요한 도펀트 핵종의 확산 계수에 의한 온도;
E(x)는 V/cm 단위의 인가된 전계 세기; 그리고
μ는 도펀트 이온 자체의 모빌리티이며, 도펀트 이온과 관련된 자유 캐리어의 모빌리티가 아님.
모빌리티와 확산 계수 사이의 아인슈타인(Einstein) 관계는 보통 유효하다 (S.M.Hu, "실리콘에서의 확산(Diffusion in Silicon)" in "실리콘과 게르마늄(Silicon and Germanium)" in Atomic Diffusion in Semicondectors, D.Shaw, (ed.) Plenum, London (1973), p.294ff.):
그러면, 확산 방정식은 다음과 같다
도펀트 핵종의 확산 방정식은 모델링 캐리어 전송에서 나타나는 것과 유사한 드리프트-확산 방정식이 된다:
도 4는 반도체 기판의 인 도펀트 농도와 기판 내부까지의 깊이와의 관계를 도시한 그래프이다. 주입된 도펀트 프로파일과 0 및 +/- 0.05 MV/cm으로 인가된 DC 장에서 약 6 초 동안 약 1000℃에서 어닐링한 후의 프로파일이 도시되어 있다. 양극 전계는 특히 음극 인 이온의 확산을 방지하지만, 반면에 음극 전계는 그것을 증가시킨다는 점에 유의해야 한다. 원칙적으로, DC 전계는 누적(accumulation) 또는 반전(inversion)에서 자유 캐리어에 의해서 강하게 차폐된다. 이 효과는 여기서 설계되지 않는다. 그러나, 0.01 에서 0.5 MV/cm 까지의 전계의 세기에서, 캐리어는 최악의 경우에 약한 누적(accumulation)이나 또는 약한 반전(inversion)에 있을 것이다. 따라서, 차폐 효과는 약하며 상기 모델은 적용가능하다.
본 발명에 의한 방법의 일부 실시예에 따르면, DC 전계는 반도체 기판의 표면에 수직하게 형성된다. 다른 실시예에 따르면, DC 전계는 반도체 기판의 표면에 대해 각을 형성한다. 반도체 기판의 표면에 수직한 DC 전계로 반도체 기판을 노출하여 도펀트의 수직 확산을 제어할 수 있다.
또한 도펀트의 측방향의 확산은 본 발명에 따르면, DC 전계나 또는 1차원의AC 전계에 의해서 제어될 수도 있다. 도펀트의 측방향의 확산을 효과적으로 제어하기 위한 한가지 방법은 반도체 기판의 표면에 대한 각으로 구성된 DC 또는 1차원의 AC 전계에 반도체 기판을 노출시키는 것이다. 예를 들면, 반도체 기판의 표면에 대한 각으로 구성된 DC 또는 1차원의 AC 전계를 사용함으로써, 폴리실리콘 FET 게이트의 에지 아래에서 도펀트의 확산이 제어된다. 결과적으로, 이것은 FET 장치 오버랩 커패시턴스(Cov)의 동조를 가능하게 한다.
반도체 기판의 표면에 대한 DC 또는 1차원의 AC 전계의 각도는 요구되는 측방향의 확산의 정도에 따라 변한다. 예를 들면, 반도체 기판의 표면에 대하여 약 15°의 각도에서 DC 또는 1차원의 AC 전계는 수직에 관하여, 측방향으로 25% 효과를 낸다. 원칙적으로, 전계의 각도는 반도체 기판의 표면의 법선에 대하여 0°에서 약 90°까지 변할 수 있다. 그와 같은 실시예에 따라서, 반도체 기판의 표면에 대한 DC 또는 1차원의 AC 전계의 각도는 결국 필요한 정도의 도펀트의 측방향 확산의 변이를 일으키는데 충분하다. 그러나, 본원 명세서에 기술된, 표면으로의 전계 소스의 근접에 관하여 각이 jmax=tan-1(h/r)을 초과하지 않도록 실제적으로 고려해야한다. 여기서 h는 웨이퍼의 중심에서 기판으로부터 전계 면이 분리된 높이이고, 그리고 r은 웨이퍼의 반경이다. Jmax는 통상적으로 약 5°보다 작다.
필요하다면, 반도체 기판에 관한 각도에서 DC 전계로 어닐링하고 노출할 동안 반도체 기판을 회전시킴으로서 측면 효과를 균일하게 할 수 있다. 만약 기판이 회전하지 않는다면, 그 효과는 인가된 전계의 방향으로 바이어스된다. 또한 이것은 어떤 사례에 바람직할 수도 있다.
DC 또는 AC 전계는 다양한 방법으로 셋업된다. 한 예를 들면, 반도체 기판은 전위의 소스를 제공하는 전기적으로 전도성인 척상에 구성된다. 그 척은 도면 1a에 도시된 바와 같이, 반도체 기판의 전체 바닥 표면과 인접하게 놓여 접촉하는 표면을 포함한다.
상기 구성에 따라, 도 1a는 본 발명의 장치에 대한 일실시예의 단면도를 도시한 것이다. 도 1a에 도시된 구성에서, 약 20 nm에서 약 500 nm 정도인, 텅스텐 (W) 금속의 박막층(3)은 실리콘 웨이퍼 또는 전계 소스 웨이퍼(8) 상에 증착된다. 전계 소소 웨이퍼(8)는 정렬되어 목적 실리콘 웨이퍼(2)와 수평적 접촉 또는 근접 접촉하고, 그런 다음 어닐링된다. 약 10 nm에서 약 100 nm 정도의 박막의 산화물층(9)이 금속화 처리에 의해서 금속층(3) 위에 형성된다. 전계 소스 웨이퍼(8), 금속층(3) 그리고 산화물/석영 층(9)을 포함하는, 금속-산화물 웨이퍼는 전계 소스의 하나의 극을 형성한다. 밑에 있는 금속 척(1)은 다른 전극을 형성한다. 필요한 전계는 전극들 사이에 약 0 볼트(V)에서 약 5 볼트(V)의 범위에서 DC 바이어스를 인가하거나 또는 전압이 약 0 V 에서 약 5 V 까지고 주파수가 약 0 HZ 에서 약 60 HZ 까지인 AC를 인가함으로써 발생한다. 또한 도 1a 에서, 다수의 램프(4)는 척(1)과 지지된 웨이퍼 위에 배치되어 있다. 전압원 V1(6)과 V2(7)는 전계 소스 웨이퍼(8) 및 척(1)에 접속된다.
다른 대안으로서, 척은 적어도 하나의 개방된 통로를 포함하는 표면을 포함하는 한 영역을 포함하여, 반도체 기판의 적어도 한 영역을 노출시켜야한다. 즉,예를 들면, 도면 1b 에 도시된 바와 같이, 환형 척 상의 에지를 통해서 또는 잘 알려진 현재 기술 방식에서, 도면 1c에서 도시된 바와 같이, 석영 핀에 의하여 웨이퍼가 장착된다. 상기 구성에 따르면, 척은 환형 영역과 중심이 같은 큰 통로를 포함하는 환형 영역을 포함한다. 그러한 큰 단일 통로는 대략 반도체 기판만큼 큰 크기를 가져서, 단지 환형 영역만이 반도체 기판을 반도체 기판의 주위 부근에서 결합한다.
도 1b 는 도 1a 에서 도시된 실시예와 유사한 다른 실시예의 단면도를 도시한다. 도 1a 에는 웨이퍼가 환형의 금속 척(10) 상에서 마운트되는 것이 제외되어 있으며, 환형의 금속 척은 목적 웨이퍼의 주위에만 접촉된다. 또한 척은 목적 웨이퍼(2) 밑의 척(10)에 부착된 기판 그리드(11)를 포함한다. 이런 경우 환형 금속 척은 제 2 전극을 형성한다.
도 1c 는 도 1a 에서 도시된 실시예와 유사한 다른 실시예의 단면도를 도시한다. 그러나, 도 1c 에서는, 웨이퍼가 지지 핀(12) 상에 수평으로 마운트된다. 한 실시예에 따라서, 핀은 속이 빈 석영 핀이다. 물론, 그 핀은 다른 금속으로 제작될 수 있고 다른 구조일 수도 있다. 통상적으로, 적어도 3 개나 4 개의 핀이 웨이퍼를 지탱하며, 도 1c 에는 2개의 핀이 도시되어 있다. 핀이 속이 비어있다면 그 핀을 통해 텅스텐 도선이 공급된다. 상기 도선은 목적 웨이퍼의 후면에 접촉되고, 상기 웨이퍼는 핀 위에 놓여질 수 있으며, 따라서 제 2 전극을 형성한다. 그리드(11) 은 핀에 부착되어있고 전기적으로 도선과 연결되어 있다.
도 1b 와 1c 에 도시된 바와 같이, 목적 웨이퍼 아래에 배치된 척이나 바디는 다수의 구멍을 포함하는 중심 영역을 포함한다. 상기 구성에 따르면, 도 1b 와 1c 는 환형의 척 멤버나 또는 웨이퍼 지탱 핀에 연결된 전기적으로 전도성인 금속의 그리드를 도시하고 있다. 반도체 기판은 척이나 핀 상에 놓여진 그리드와 접촉할 수 있다. 그리드는 어닐링 동안 주요(interest) 온도 범위에서 녹거나 파손되지 않는 텅스텐 도선이나 다른 적합한 금속이나 또는 합금으로 구성된다. 그리드는 아래에 기술되는 반도체 기판과 접촉되어 있지 않은 부근에 배치되어 있는 그리드와 유사하다.
척은 클램프(clamp)로 구성되어 있다. 상기 클램프는 상술된 환형의 멤버에 포함된다. 환형 클램프는 적합한 금속으로 제조된다. 통상적으로, 환형 클램프는 금속으로 제조된다. 금속 클램프 링은 전계에 대해서 전기적 접지 전위를 제공한다.
목적 웨이퍼의 상부 표면 상부로 측면상으로 돌출하는 일부 클램프는 통상적으로 단지 약 0.5 mm 돌출하며 표면 근처에서 수직으로 단지 약 0.25 mm 돌출한다. 통상적으로 측면 돌출은 충분히 역학적인 안정과 양호한 전기적 접촉을 제공하지만 후술되는 상부 전극에 의해서 제공되는 전계를 방해하기에는 충분치 않다. 통상적으로 상부 전극이 클램프된 목적 웨이퍼에 수평으로 근접하도록 수직 돌출은 최소화된다. 본원 명세서에 기술된 바와 같이, 만약 소스 전극이 목적 웨이퍼에 접촉되어 있다면 클램프는 통상적으로 사용될 수 없다.
열 매스(thermal mass)를 감소시키기 위해서 환형 클램프를 사용하는 것이 바람직하며, 그렇게 함으로써, 반도체 기판 온도 자체의 열 램프-다운을 최대화한다. 이 구성을 사용할 때 전계의 분포가 웨이퍼 평면에 균일하도록, 전계의 다른 플레이트에 사용되는 후술되는 것과 유사한 도선의 미세 그리드가 반도체 기판과 환형 척 링에 접촉하도록 배치된다. 그와 같은 도선의 그리드는 보다 더 균일한 전계를 발생하도록 하고, 첨가된 열 매스를 최소화하도록 한다.
도 1d 는 본 발명의 또 다른 실시예를 도시한다. 여기서 전계 소스 웨이퍼(8)는 목적 웨이퍼의 양 측면 상에 배치된다. 2 개의 전계 소스 웨이퍼 사이에 삽입된 목적 웨이퍼는 척(1) 상에 배치된다. 균일한 장을 발생시킬 필요가 있다면, 통상적으로 전계 소스 웨이퍼가 사용된다.
전계를 발생하는 것은 또한 도 2a, 2b, 2c에서 도시된 도선과 같은 전기적 전도성 재료의 그리드나, 또는 금속의 얇은 필름으로 구성된 전도성 플레이트를 배치하는 것을 포함한다. 공간적으로 변하는 전계를 발생시킬 필요가 있다면, 통상적으로 그리드 전계 소스가 사용된다. 통상적으로 그리드나 플레이트는 적어도 반도체 기판의 한 영역의 표면에 접촉하지는 않고 근접하여 배치된다. 그러나, 만약 그리드나 플레이트가 산화층과 절연되어 있다면, 이미 상술한 바와 같이, 접촉을 방지하는 클램프의 돌출 부분이 있는 한, 접촉은 허용된다.
상기 용어가 의미하듯이, 그리드는 다수의 통로를 포함한다. 어닐링 램프에서 방출되는 열 방사가 적게 감소하면서 통로를 통과할 수 있다는 점에서 그 그리드 통로는 실제 통로이다. 그러나, 상부 전극이 연속적인 금속-석영/산화물층 스택으로 형성되는 경우에, 열 방사는 목적 웨이퍼로부터 직접적으로 차단된다. 그러나, 스택을 통한 열전도는 이런 층을 통하여 목적 웨이퍼까지 전달되는데 단지약 0.5 초 걸린다고 알려져 있으며, 일부 방사는 결국 도펀트 어닐링을 위한 유용한 열로써 흡수되는데, 이것이 본 발명의 목적이다.
그리드는 적당한 전도성 물질로 제조되며, 도 2a, 2b, 2c 에 도시된 바와 같이 그리드-석영 또는-산화물 층으로 구성된다. 통상적으로, 금속 또는 다른 적당한 금속이나 합금은 요구되는 어닐링 온도에서 녹거나 휘어서는 안된다. 예를 들면, 그리드는 텅스텐으로 만들어진다. 충분히 높은 융해점을 가진 다른 적당한 내화성 금속과 합금에는 크롬(Cr), 니켈(Ni), 백금(Pt), 티타늄(Ti) 및 NiCr 이 있다.
도 2a 에 도시된 제 1 도선-그리드 레벨은 약 10 nm 에서 약 100 nm 까지의 거리만큼 증착된 석영이나 산화물의 전계 소스 웨이퍼 기판과 분리된다. 제 1 도선-그리드 레벨은 두께가 약 100 nm 에서 약 500 nm 까지인 평행 텅스텐 도선의 패턴으로 이루어져 있다. 웨이퍼의 평면에 평행한 도선의 폭은 인가된 전계의 요구되는 정도의 공간적 변화에 의해서 지정된다. 그러나, 통상적으로 그 폭은 텅스텐이나 구리 도선과 같이, 각 개별적인 도선의 한쪽 끝에서, 외부 도선까지 도선연결(wirebond)이 가능할 만큼 충분해야한다. 이 외부 도선은 전계를 발생하도록 DC 또는 AC 전압원에 연결된다.
도 2a 는 본 발명의 장치에 대한 한 실시예의 사시도이다. 여기서 텅스텐 층은 직사각형 그리드로 만들어진다. 약 100 nm 정도에서와 같이, 석영이나 산화물의 박막층(14)은 빈 실리콘 웨이퍼(13) 상에 증착된다. 석영이나 산화물 층(14) 증착 후 평행 텅스텐 도선층(15)이 형성된다. 도선은 단순한 마스킹 처리로 형성된다.
약 100 nm 정도에서와 같이, 증착된 석영이나 산화물의 다른 박막층(16)은 동일한 방법으로 형성된 텅스텐 도선의 직교 칼럼(17)을 분리시킨다. 도선과의 접촉은 도선 연결에 의해서 형성된다. 석영이나 산화물의 추가적인 층(18)은 제 2 도선 그리드 레벨(17) 상에 부착된다. 그런 다음 행과 열은 개별적으로 바이어스 되어 DC 전계 소스의 한 전극을 형성한다. 목적 웨이퍼에 가해지는 최종 전계는 목적 웨이퍼의 평면에서 조절가능하게 공간적으로 변화한다. 도 1a, 1b, 1c 또는 1d에 도시된 바와 같이 목적 웨이퍼의 후면은 지지된다.
도선-그리드 레벨 자체는 상술된 범위에서와 같이, 요구된 두께로 텅스텐 금속을 증착하고, 그런 다음 종래 기술에서 잘 알려진 표준 마스크와 에치 처리를 사용하여 금속을 패턴함으로써 형성된다. 제 2 도선-그리드 레벨은 대략 10 nm 에서 100 nm 까지의 다른 증착된 석영 또는 산화물에 의해 제 1 레벨로부터 분리된다. 통상적으로 이것은 다음 레벨까지의 간격을 마련하기 위해서 최소한 도선의 두께에 약 10 nm 에서 약 100 nm 까지의 여분을 더한 두께로 석영이나 산화물을 증착하는 것을 요구한다. 선택적으로, 더욱 많은 석영이나 산화물이 증착될 수 있지만, 종래 기술에서 잘 알려진 바와 같이, 요구된 두께로 폴리싱 백 된다. 그런 다음 제 2 레벨에서의 텅스텐 도선은 제 1 레벨과 유사한 방법으로 형성되지만, 제 1 레이어의 도선에 직교인 도선으로 형성된다. 약 100 nm 에서 500 nm까지의 다른 산화물 또는 석영의 필름은 어닐링되는 하부 웨이퍼에 단락되는 것을 방지하도록 패시베이션하기 위해서 제 2 도선-그리드 레벨 상에 증착되어 상술된 이런 전계 소스웨이퍼의 아래에 깔린다.
도 2b는 그리드의 다른 실시예에 대한 사시도이다. 여기서 그리드는 환형 패턴으로 형성된다. 도 2b에 도시된 환형 그리드(19)는 도 2a의 직각형 그리드와 유사한 방식으로 형성된다. 기본 웨이퍼(13), 환형 배선층(19) 그리고 방사형 배선층(20)은 석영이나 산화물의 부착된 필름(21과 22)에 의해서 분리된다. 개별적인 환형 및 방사상의 것(radii) 사이의 연결은 그 층들 사이의 비아로 이루어진다. 도선 결합은 AC 또는 DC를 바이어스하기 위해서 방사형 도선에 접촉한다. 여기서 환형 도선은 방사형 도선에 의해서 개별적으로 바이어스된다.
도 2b에 도시된 실시예에서와 같이, 잘 알려진 현재 기술에서 단지 적당한 마스크 정의로, 방사형 그리드는 직각형 패턴에 대해 상술된 바와 유사한 방식으로 형성된다.
도 2c는 도 2a에서 도시된 실시예를 단순하게 나타낸 실시예를 도시하고 있다. 도 2c에서 도시된 실시예에서, 단지 하나의 텅스텐 도선층(23)이 사용된다. 석영이나 산화물의 층(24)은 도선 그리드(23)의 상부에 배치된다. 도 2c에서 도시된 실시예의 도선은 크로스해치 방식으로 제작되며, 결국 도선 교차점에서 연결된다. 따라서, 직각 그리드용 도선은 전기적으로 바이어스될 때 등전위다.
도 2d는 도 2a, 2b, 2c에 도시된 그리드가 필름(25)으로 대체되는 실시예를 도시하고 있다. 필름은 여기서 기술된 바와 같이, 텅스텐이나 다른 적당한 금속이나 합금으로 제조된다. 석영이나 산화물의 층(26)은 필름(25)의 상부에 배치된다.
도 2c에 도시된 연속적인 금속 필름(25)은 상기 공정을 간단하게 변형함으로써 형성되며, 통상적으로 패턴닝이나 제 2 금속층을 필요로하지 않는다. 그러나, 이런 단일 금속층은 통상적으로 어닐링되는 하부 웨이퍼에 단락되는 것을 방지하기 위해 상술된 바와 같이 패시베이트된다.
본 발명의 또 다른 변형은 취급되고 있는 웨이퍼로 인가된 전계가 관통하지 못하도록 차폐층을 포함한다. 차폐층은 웨이퍼를 인가된 전계로부터 차폐할 수 있는 재료로 구성된다. 일실시예에 따르면, 차폐층은 산화물 층 위에 부착된 금속층 금속으로 구성된다. 금속층은 두껍다. 예를 들면, 금속층은 500 nm 이상의 두께를 가질 수 있다. 임의의 적당한 금속이 사용될 수도 있다. 예를 들면, 금속은 텅스텐 필름을 포함한다. 상술된 바에 따른 "전계 차폐 마스크"는 단지 목적 웨이퍼의 선택 영역만이 전계 어닐 지원을 당하도록 한다.
도 3은 반도체 기판의 표면에 2-부분 전계 차폐 마스크나 희생층을 포함하는 반도체 기판의 단면도를 도시하고 있다. 상기 구성에 따르면, 도 3은 반도체 웨이퍼(32)가 배치되어 있는 척(30)을 도시한다. 반도체 기판의 영역은 인(34)과 붕소(36)로 도핑되어있다.
희생층(38)은 2-부분 층이다. 상기 구성에 따르면, 희생층은 산화물 층(40)과 금속층(42)을 포함한다. 희생층은 인 영역(34)으로부터 떨어져, 붕소 영역(36)의 에지를 넘어서 웨이퍼(32)의 표면(33) 상으로 연장하여 제공된다. 도 3에서, 석영이나 산화물의 선택층(44)은 금속 산화물 마스크된 붕소-도핑된 영역의 양쪽에 도시되어있다. 이것은 전계 소스 그리드/금속 스택(46)과 접촉하거나 또는 정렬시키는 평판형 표면을 제공한다.
도 3에 도시된 전계 소스 그리드/금속 스택의 실시예는 웨이퍼(48)와 그 웨이퍼 위에 텅스텐 금속층(50)과 그 금속층 위에 산화물/석영 층(52)을 포함한다. 그런 전계 소스 웨이퍼는 매우 자세하게 상술되어 있다. 도 3에서 도시된 마스킹 기법은, 도펀트가 전계 지원의 전 효과에 완전히 노출될 동안, 우선적으로 붕소를 마스킹할 때, 인가된 전계를 웨이퍼의 바닥 도펀트로부터 차폐하는 희생 금속층을 포함한다.
전계-소드 그리드/금속 스택은 반도체 기판의 일부 표면에 배치될 수 있다. 다른 대안으로서, 전계-소스 그리드/금속 스택은 반도체 기판의 여러 영역에 배치될 수도 있다. 전계-소스 그리드/금속 스택은 실제로 다수의 서브그리드(subgrid)로 만들어질 수 있다. 반도체 기판의 하나 이상의 선택된 영역에 전계-소스 그리드/금속 스택이나 서브그리드를 배치함으로서 도퍼트의 확산을 더욱 잘 조절할 수 있다.
전계-소스 그리드/금속 스택이 반도체 기판으로부터 떨어져 배치되는 거리는 실시예에 따라서 변한다. 도 1a, 1b, 1c, 1d에 도시된 바와 같이, 전계-소스 그리드/금속 스택은 목적 웨이퍼에 접촉할 수도 있고 반도체 기판으로부터 약 100 nm 에서 약 500 nm 떨어진 거리로 배치될 수도 있다. 만약 전계-소스 그리드/금속 스택이 반도체 기판과 접촉하여 배치된다면, 전계-지원 어닐 동안 목적 웨이퍼를 통한 전류 흐름을 방지하기 위하여, 도 2a, 2b, 2c, 2d에 도시된, 최상의 석영이나 산화물 층이 필요한 절연을 제공한다.
전계의 분포를 정밀하게 하기 위해서, 전계-소스 그리드는 다수의 개별적인바이어스 가능한 도선을 포함할 수도 있다. 부가적으로 또는 다른 대안으로서, 그리드는 다수의 서브그리드를 포함할 수도 있다. 서브그리드는 개별적으로 바이어스 가능한 도선을 자체적으로 포함한다. 그리드, 각각의 바이어스 가능한 도선 그리고/또는 각각의 서브그리드는 전위의 소스에 연결되어, 예를 들면, 도 1a, 1b, 1c, 1d에 도시된 바와 같이, 척/하부의 그리드 와 전계 소스 그리드 사이에서, 웨이퍼의 평면에서 공간적으로 가변적인 전계를 발생시킨다. 전계 소스가 2 개의 절연 석영/산화물 층 사이에 삽입된 균일한 금속 필름으로 구성되어 있는 경우에, 목적 웨이퍼의 표면에서의 전계는 목적 웨이퍼의 평면에서 균일하게 된다.
게다가, 여러 위치에서 그리드나 서브그리드에 전기적으로 접촉된다. 각각의 위치는 따로 바이어스 가능하다. 요구된 그리드의 설계에 따라서, 그리드-도선 성분은 원칙적으로 종래 기술의 잘 알려진 방식으로 획득되는 도선 설계에 의해서 개별적으로 접촉될 수 있다. 이렇게 함으로서 전계와 도펀트의 확산을 더 정밀하게 제어할 수 있다.
상술된 바와 같이, 그 구조와는 무관하게, 그리드는 통상적으로 반도체 기판의 전 표면을 포함할 정도로 충분한 크기를 갖는다. 그러한 그리드는 웨이퍼의 표면에서 일정한 전계를 발생하여 그것을 정규화한다.
반도체 기판의 표면에 수직한 DC 또는 1-차원 AC 전계를 발생시키기 위해서, 전계-소스 그리드/금속 스택은 반도체 기판의 표면에 평행하게 배치된다. 만약 DC 또는 1-차원 AC 전계가 반도체 기판의 표면과 임의의 각을 이룰 때, 그리드와 기판은 상호 관련된 각도로 배치될 것이다. 전술된 바와 같이, 그 각도는 Jmax이하로 제한된다.
사용되는 인가된 DC 전계의 세기는 실시예에 따라서 변한다. 전계의 세기에 영향을 끼치는 한가지 요인은 요구되는 도펀트의 확산의 원하는 정도의 증가와 감소이다. 통상적으로, DC 전계는 반도체 기판의 표면에서 약 0.01 MV/cm 에서 약 1.0 MV/cm 까지의 세기일 것이다. 얇은 접합 반도체 기술에서, 즉, 약 0.25mm 깊이 이하의 도펀트 포켓에 대하여, 잘 알려진 현재 기술에서, 어닐링 온도는 그 범위가, 통상적으로, 약 900 ℃ 에서 1150 ℃ 까지이고 어닐링 시간의 범위는 약 0.5 sec 에서 약 10 sec 이다. 이런 경우에, 예를 들어, 인이나 비소와 같은, n+ 도펀트를 증가/감소시키기 위해서 전계의 크기가 +/- 0.01 MV/cm 정도가 바람직하다. 감소/증가는 붕소와 같은, p+ 도펀트을 위해서 유보된다. 기판 내부로 깊이 주입된 도펀트의 확산/어닐닝에 영향을 주기 위해서는 약 0.1 에서 약 1.0 MV/cm 정도까지의, 더 강한 전계가 요구된다. 목적 웨이퍼의 기판 표면 아래에서의 전계 세기는 캐리어 차폐에 기인한 기판 내부로의 깊이에 따라 변한다. 표면의 위와 아래의 전계는 실제로 변한다.
상술된 바와 같이, 본 발명에 따른 방법은 반도체 기판의 선택된 영역에서 DC 또는 AC 전계 세기를 변화시키고/또는 감소시키는 것을 포함한다. 이것은 도펀트 핵종의 확산을 부분적으로 제어가능하게 한다. DC 또는 AC 전계는 다양한 방법으로 제어될 수 있다.
DC 전계 세기를 제어하는 한가지 방법은 도펀트가 주입된 반도체 기판의 적어도 한 영역의 표면에서 적어도 하나의 희생층을 제공하는 것이다. DC 또는 AC 전계 세기를 조정할 수 있는 재료가 사용되는데, 필요한 어닐링 온도에서 용해, 열화, 그리고/또는 분해가 되지 않아야 한다. 통상적으로, 희생층은 DC 또는 AC 전계 세기를 감소시킨다. 적어도 하나의 희생층은 금속층을 포함할 수도 있다. 전술한 바와 같이, 내화성 금속 텅스텐, 크롬, 니켈, 백금, 및 합금 NiCr이 그런 금속의 예이다.
적어도 하나의 희생층은 또한 적어도 하나의 유전 물질의 층을 포함할 수도 있다. 유전층은 금속층과 반도체 기판 사이의 반도체 기판의 표면에 놓여진다. 임의의 유전 재료이 유전층에 사용된다. 적어도 하나의 희생층에서 사용되는 유전 재료의 실례에는 적어도 하나의 질화물과/또는 적어도 하나의 산화물이 포함된다. 희생층은 표준 포토리소그래피 마스킹 기술로 도포된다.
유전층의 두께는 실시예에 따라서 변할 수도 있다. 통상적으로, 유전층은 약 20 nm의 두께를 갖는다. 특히, 유전층은 약 10 nm 내지 100 nm의 두께를 갖는다.
마찬가지로, 금속층의 두께는 실시예에 따라서 변할 수 있다. 통상적인 두께는 전술하였다.
희생층의 두께 및 구성은 DC 전계 상에 바람직한 효과를 가져올 정도면 충분하다.
하나 이상의 열원은 기판 및 도펀트를 어닐링하는데 이용될 수도 있다. 열원은 도펀트가 유입된 측면과 반도체 기판의 반대쪽 측면 상에 배열될 수도 있다. 적어도 열원이 반대쪽에 배열된 면은 또한 그리드 반때쪽에 있다.
희생층을 이용하기보다는, 전계 소스 그리드/메탈 스택은 반도체 표면에 인접하지만 접촉하지는 않도록 놓여지도록 설계될 수 있다. 그리드는 선택적으로 활성화되거나 또는 바이어스되어 원하는 웨이퍼 영역에서 국부적으로 필요한 전계를 생성할 수 있는 훨씬 더 작은 그리드의 배열이 되도록 설계될 수 있다. 서브그리드(subgrid)를 이용하면, 웨이퍼 상의 각 칩의 스케일을 제어할 수도 있다. 이것은 다른 소스들로부터 발생하는 디바이스 동작에서의 웨이퍼 레벨 일탈(excursion)을 제어하는데 있어 최대값일 수 있다.
본 발명은 또한 반도체 기판 내의 원하는 접합 프로파일을 형성하는 장치를 제공한다. 본 발명에 따른 상기 장치는 전술한 방법을 수행할 수도 있다. 상기 구성에 따르면, 본 발명에 따른 장치는 적어도 도펀트 핵종이 유입되는 반도체 기판을 어닐링하는 수단을 포함한다. 상기 어닐링 수단은 적어도 하나의 열원을 포함한다.
도 1a, 1b, 1c, 1d는 본 발명에 따른 장치의 여러 상이한 실시예를 도시한 것이다. 도 1a에 도시된 장치의 실시예는 반도체 기판(2), 본 경우에는 반도체 웨이퍼를 지지하는 전기 전도성 척(1)을 포함한다. 상기 척은 전술한 바와 같다. 상기 구성에 따르면, 척은 도 1b에 도시된 바와 같이 노출된 목적 웨이퍼의 상부 및 하부 표면을 남겨 두는 환형 링을 포함할 수도 있다. 마찬가지로, 척 및 반도체 기판이 회전할 수도 있다. 회전은, 원한다면, 전체 반도체 기판 상에서의 처리의 균일성을 보장하도록 할 수 있다.
도 1b에 도시된 바와 같이, 전술한 내화성 재료들 중 하나와 같은 전기 전도성 재료로 제조된 도선 그리드(3)는 전계 소스 그리드/금속 스택의 반대쪽 상의 환형 척 내에 배열될 수 있다. 상기 그리드는 반드시 웨이퍼와 접촉할 필요는 없다. 한편, 도 1c에 도시된 바와 같이, 그러한 도선 그리드는 척 대신에 목적 웨이퍼 아래에 위치할 수 있지만, 반드시 웨이퍼와 접촉할 필요는 없다. 후자의 경우, 도 1c에 도시한 바와 같이, 웨이퍼는 텅스텐 도선이 DC 포텐셜 소스(V2)와 접촉하도록 제공될 수 있는 공동 석영 핀 상에 지지될 수도 있다. 도 1d는 이중 전계 소스 그리드/금속 스택이 도 1a, 1b, 1c에 도시된 척 또는 도선 대신에 목적 웨이퍼 아래에 장치되는 다른 실시예를 도시한 것이다. 각 경우에, 포텐셜 소스(V2)는 척 그리드 또는 전계 소스 그리드/금속 스택 하부에 인가될 수도 있다.
복수의 램프(4)는 기판 및 주입된 도펀트를 어닐링하기 위해 열을 공급하도록 구성된다. 열원은 척 및 지지된 반도체 기판에 대하여 어디에도 배열될 수 있다. 상기 구성에 따르면, 도 1에 도시된 램프와 같은 열원은 도 1에 도시된 척의 반대쪽 상에 선택적으로 또는 추가적으로 배열될 수 있다. 도 1에 도시된 바와 같이 척의 반대쪽 상에 램프를 배치하면, 도선 그리드 어레이와 상기 장치의 측면, 또는 웨이퍼의 상부 사이에 방해(interference)를 형성할 수 있다.
그러나 많은 열원이 이용되면, 상기 열원들은 전술한 처리들을 수행할 수 없을 수도 있다.
DC 또는 AC 전계를 생성하기 위하여, 그리드(5) 및 척(1) 모두, 또는그리드(3)와 함께 또는 그 자체만이 적어도 하나의 접압원(6, 7)에 각각 연결될 수도 있다. 전압원은 개별적으로 바이어스 가능한 도선들 또는 전술한 서브그리드들에 연결될 수도 있다. 전압원은 그리드(5)와 척/그리드(3) 사이에 전계를 생성한다. 도 1a, 1b, 1c, 1d에 도시된 실시예에서의 전계는 반도체 기판의 표면에 수직이다. 전술한 바와 같이, 그리드 및/또는 반도체 기판은 도 5에 도시된 바와 같이 측면 확산 및 수직 확산 및 수직대 측면 확산의 비를 제어하도록 서로에 대하여 각을 이루도록 배열될 수도 있다.
도 5는 측면 확산이 수행 및 제어되는 일실시예를 도시한 것이다. 예를 들면, 도 5는 전계 소스 그리드/금속 스택(54)을 목적 웨이퍼(the object wafer)(56)의 표면 법선에 대해 각 θ를 이루도록 기울인 것을 도시한 것이다. 그 결과의 상기 목적 웨이퍼(56)의 전계는 도 5에 도시된 것과 같이 비대칭이다. 이들 선에 따르면, 전계는 도펀트 포켓(58)의 우측보다 좌측에서 더 강하다. 따라서, 2차원의 외부로 확산된(out-diffused dopant) 프로파일(60)은 비대칭이며, 좌측으로 거리 L 만큼 확산되며, 이것은 우측 R의 확산 거리보다 더 멀다. 따라서, 수직 외부 확산 거리(V)에 대하여, 좌우측 비율이 상이하다.
척, 림프, 그리드, 및 상기 장치의 다른 요소들은 통상적으로 처리 챔버(도시되지 않음) 내에 제공된다. 처리 챔버를 이용하면, 상기 처리 챔버 내에서 모든 상태를 제어할 수 있다. 상기 구성에 따르면, 본 발명에 따른 장치는 처리 챔버 내의 압력을 제어하는 펌프를 포함할 수 있다. 상기 장치는 임의의 개스를 처리 챔버 내로 유입하는 적어도 하나의 개스 소스를 포함할 수도 있다.
도 2a 및 2c에 도시된 실시예에서, 도선의 각 단부에서 도선 결합을 통하여 그리드 내의 각각의 개별적인 도선에 소망의 포텐셜 소스(potential source)에 대한 접촉이 이루어질 수도 있다. 각각의 포텐셜 소스는 고유의 세기를 가질 수도 있으며, 따라서, 상기 목적 웨이퍼의 평면 내에 공간적으로 가변 전계를 제공한다. 도 2b에 도시된 실시예에서, 제 1 그리드층 상의 각각의 도선 환형은 제 2 레벨 상의 방사 도선을 통하여 접촉될 수도 있다.
접촉은 공지되어 있는 수단에 의해 개재되어 있는 석영 또는 산화물을 통하여 에칭된 관통 비아(through vias)를 형성할 수도 있다. 포텐셜 소스에 대한 도선연결(wirebond) 접촉은 각각의 방사 도선(radial wire)의 자유단(free end)에서 이루어질 수도 있다. 각 방사 도선에 대한 포텐셜 소스는 도 2a에 나타낸 실시예에서와 같이 유일할 수 있다.
도 2a, 2b, 2c에 도시된 실시예에서, 금속 그리드 필름은 산화물 또는 석영 필름 상에 증착될 수도 있다. 상기 그리드는 공지되어 있는 마스킹 기술을 통해 형성될 수도 있다. 도 2a 및 2b에 도시된 실시예에서, 수정 또는 산화물 개재층은 제 2 금속 그리드 사이에 증착된다.
도 2c에 도시된 실시예는 제 2 그리드 층을 포함하지 않는다. 또한, 도 2d에 나타낸 실시예는 그리드를 포함하지 않는다. 도 2c 및 2d에 도시된 실시예 모두에서 석영 또는 산화물 개재층은 불필요하다.
도 2c의 그리드에 의해 전개된 전계는 정의에 의하면, 목적 웨이퍼의 평면에서 주기적이다. 반면에, 도 2d에 나타낸 균일한 필름에 의해 전개된 전계는 균일하고 일정하며, 목적 웨이퍼의 전체 표면을 스팬(spanning)한다.
대상에 대한 도펀트 확산을 국부적으로 제어하면 상기 발명에 의해 제공된 다양한 옵션을 갖는 이점이 생긴다.
반도 기판의 표면에서 DC 또는 AC 전계의 세기는 변할 수도 있다. 통상적으로, DC 또는 AC 전계는 약 0.01 MV/cm 내지 1.0 MV/cm의 세기를 갖는다. 극성은 도펀트 타입에 의존하며, 이온화된 핵종을 소망의 얕은 접합을 생성하는 표면으로 또는 확산 향상이 바람직한 경우에 표면으로부터 멀리 이동시키도록 선택된다. 약 1.0 MV/cm 보다 더 큰 전계는 웨이퍼 상에 존재할 수도 있는 임의의 얇은 게이트 산화물에 고장 및/또는 손상을 일으킬 수도 있다. 통상적으로, 4.0 nm 미만의 두께를 갖는 산화물은 "얇다"고 간주한다.
전술한 바와 같이, DC 또는 AC 전계의 세기는 반도체 기판의 표면 위에서부터 표면 아래로 변할 수도 있다. 예를 들면, 실리콘 웨이퍼 상의 산화물에서, 전계는 약 3.9*E의 값을 가질 수도 있다(여기서 E는 공기 또는 진공에서 인가된 전계의 세기이다). 실리콘 자체에서, 전계는 약 11.9*E의 값을 갖는다.
본 발명의 전술한 설명은 본 발명을 예시하고 있다. 또한, 상기 설명은 단지 본 발명의 바람직한 실시예만을 나타내는 것이며, 전술한 바와 같이, 본 발명은 상기 설명 및 또는 관련 기술의 지식과 동등하게, 본원 명세서에 표현된 신규한 개념의 범위 내에서 변화 또는 변경이 가능하며 많은 다른 조합들, 변경들 및 환경들에서 이용할 수 있다. 전술한 실시예들은 또한 본 발명의 실시의 가장 양호한 것으로 알려진 모델을 설명하기 위한 것이며 당업자가 그러한 혹은 다른 실시예에서본 발명의 특정한 응용 또는 사용에 의해 요구된 다양한 변형들과 함께 본 발명을 이용할 수 있도록 하기 위한 것이다. 따라서, 전술한 설명은 본원 명세서에 개시된 형태로 본 발명을 한정하고자 하는 것이 아니다. 또한 첨부된 청구범위는 다른 실시예들을 포함하도록 구성되어 있다.
본 발명에 따르면, 동일한 열적 프로파일을 유지하면서, 단일 웨이퍼 공정의 모든 확산을 증가시키기 위한 접합 프로파일을 형성할 수 있다.

Claims (40)

  1. 반도체 기판 내의 원하는 접합 프로파일(a desired junction profile)을 형성하는 방법으로서,
    적어도 하나의 도펀트를 상기 반도체 기판으로 유입하는 단계와,
    상기 반도체 기판을 DC 또는 AC 전계에 노출시키는 동안 상기 반도체 기판을 어닐링(annealing)함으로서 상기 적어도 하나의 도펀트를 확산시키는 단계를 포함하는 접합 프로파일 형성 방법.
  2. 제 1 항에 있어서,
    상기 전계는 60Hz 이하의 주파수를 갖는 AC 전계인 접합 프로파일 형성 방법.
  3. 제 1 항에 있어서,
    상기 DC 전계는 도펀트 확산을 억제하는 접합 프로파일 형성 방법.
  4. 제 1 항에 있어서,
    상기 DC 전계는 도펀트 확산을 증강시키는 접합 프로파일 형성 방법.
  5. 제 1 항에 있어서,
    상기 전계는 상기 반도체 기판의 상부 표면에서 생성되며 상기 반도체 기판의 상부 표면에 수직하는 접합 프로파일 형성 방법.
  6. 제 1 항에 있어서,
    전기 포텐셜(electrical potential)의 소스를 제공하는 전기 전도성 척(chuck) 상에 반도체 기판을 배열하는 단계와,
    상기 반도체 기판 표면의 적어도 일부분에 인접하게 적어도 하나의 전기 전도성 재료의 그리드를 배열하는 단계와,
    상기 적어도 하나의 그리드 및 상기 전기 전도성 척을 바이어싱(biasing)하여 상기 AC 또는 DC 전계를 생성하는 단계를 더 포함하는 접합 프로파일 형성 방법.
  7. 제 1 항에 있어서,
    상기 반도체 기판의 적어도 하나의 표면에 인접하게 전계 소스 웨이퍼를 배열하는 단계와,
    상기 전계 소스 웨이퍼를 바이어싱하는 단계를 더 포함하는 접합 프로파일 형성 방법.
  8. 제 6 항에 있어서,
    상기 그리드는 상기 반도체 기판의 상부 표면 전체에 걸쳐 배열되는 접합 프로파일 형성 방법.
  9. 제 6 항에 있어서,
    상기 그리드는 약 100 nm 내지 500 nm 의 거리만큼 상기 반도체 기판으로부터 분리되도록 배열되는 접합 프로파일 형성 방법.
  10. 제 6 항에 있어서,
    상기 그리드는 복수의 개별적으로 바이어스 가능한(biasable) 도선을 포함하며, 상기 방법은 상기 도선을 개별적으로 바이어싱하는 단계를 더 포함하는 접합 프로파일 형성 방법.
  11. 제 1 항에 있어서,
    상기 반도체 기판의 선택된 부분 상에 상기 DC 또는 AC 전계의 세기를 감소시키는 단계를 더 포함하는 접합 프로파일 형성 방법.
  12. 제 11 항에 있어서,
    상기 전계의 세기를 감소시키는 단계는
    상기 전계로부터 적어도 하나의 도펀트를 보호하기 위하여 상기 반도체 기판의 상부 표면의 일부 상에 적어도 하나의 희생층(sacrificial layer)을 제공하는 단계를 포함하는 접합 프로파일 형성 방법.
  13. 제 12 항에 있어서,
    상기 적어도 하나의 희생층은 상기 반도체 기판의 상부 표면의 일부분 상에 금속층을 포함하는 접합 프로파일 형성 방법.
  14. 제 13 항에 있어서,
    상기 희생층은 상기 금속층과 반도체 기판 사이에 상기 반도체 기판의 상부표면 상에 유전 재료층을 더 포함하는 접합 프로파일 형성 방법.
  15. 제 1 항에 있어서,
    상기 전계는 상기 반도체 기판의 상부 표면에서 약 0.01 MV/cm 내지 1.0 MV/cm의 세기를 갖는 접합 프로파일 형성 방법.
  16. 제 1 항에 있어서,
    상기 방법은 약 1 기압 이하의 압력에서 수행되는 접합 프로파일 형성 방법.
  17. 제 1 항에 있어서,
    상기 도펀트의 측면 및 수직 확산은 DC 전계 또는 AC 전계로 제어되는 접합 프로파일 형성 방법.
  18. 제 17 항에 있어서,
    상기 도펀트의 측면 확산을 제어하는 것은
    상기 반도체 기판의 상부 표면에서 상기 반도체 기판의 상부 표면에 대하여각을 이루어 DC 전계 또는 AC 전계를 생성하는 것을 포함하는 접합 프로파일 형성 방법.
  19. 제 18 항에 있어서,
    상기 전계는 상기 반도체 기판의 상부 표면에 대하여 약 15°까지의 각을 이루는 접합 프로파일 형성 방법.
  20. 제 19 항에 있어서,
    상기 어닐링 단계 동안 상기 반도체 기판을 회전시켜 상기 DC 전계에 노출시키는 단계를 더 포함하는 접합 프로파일 형성 방법.
  21. 제 1 항에 있어서,
    상기 어닐링은 약 900℃ 내지 1150℃의 온도에서 수행되는 접합 프로파일 형성 방법.
  22. 제 1 항에 있어서,
    상기 어닐링은 약 0.5 초 내지 10 초 동안 수행되는 접합 프로파일 형성 방법.
  23. 제 21 항에 있어서,
    상기 온도는 약 900℃ 내지 1150℃의 온도로부터 실온까지 약 10초 내지 60 초의 시간에 걸쳐서 단조 감소되는(ramped down) 접합 프로파일 형성 방법.
  24. 반도체 기판 내에 원하는 접합 프로파일을 형성하는 장치로서,
    적어도 하나의 도펀트가 확산되어 있는 반도체 기판을 어닐링하는 수단-상기 어닐링 수단은 적어도 하나의 열원(heat soruce)을 포함함-과,
    DC 또는 AC 전계를 생성하여, 상기 어닐링과 동시에 상기 반도체 기판을 상기 DC 또는 AC 전계에 노출시키는 수단을 포함하는 접합 프로파일 형성 장치.
  25. 제 24 항에 있어서,
    상기 전계는 1 차원 전계인 접합 프로파일 형성 장치.
  26. 제 24 항에 있어서,
    상기 적어도 하나의 도펀트를 상기 반도체 기판으로 확산시키는 수단을 더 포함하는 접합 프로파일 형성 장치.
  27. 제 24 항에 있어서,
    상기 전계 생성 수단은 상기 반도체 기판의 상부 표면에서 상기 반도체 기판의 상부 표면에 수직인 DC 전계를 생성하는 접합 프로파일 형성 장치.
  28. 제 24 항에 있어서,
    상기 전계 생성 수단은
    상기 반도체 기판이 배열되는 전기 전도성 척과,
    상기 척을 바이어싱하는 수단과,
    상기 반도체 기판이 상기 척 상에 배열될 때 상기 반도체 기판의 적어도 한 표면의 적어도 일부에 인접하게 배열된 전기 전도성 재료의 적어도 하나의 그리드와,
    상기 적어도 하나의 그리드를 바이어싱하는 수단을 포함하는 접합 프로파일 형성 장치.
  29. 제 24 항에 있어서,
    상기 전계 생성 수단은
    상기 반도체 기판이 배열되는 전기 전도성 척과,
    상기 척을 바이어싱하는 수단과,
    상기 반도체 기판이 상기 척 상에 배열될 때 상기 반도체 기판의 적어도 한 표면의 적어도 일부에 인접하게 배열된 적어도 하나의 전계 소스와,
    적어도 하나의 전계 소스 웨이퍼를 바이어싱하는 수단을 포함하는 접합 프로파일 형성 장치.
  30. 제 28 항에 있어서,
    상기 적어도 하나의 그리드는 상기 반도체 기판의 전체 상부 표면보다 더 큰 접합 프로파일 형성 장치.
  31. 제 28 항에 있어서,
    상기 그리드는 상기 반도체 기판이 상기 척 상에 배열될 때 약 100 nm 내지 500 nm의 거리만큼 상기 반도체 기판으로부터 분리되어 있는 접합 프로파일 형성 장치.
  32. 제 28 항에 있어서,
    상기 적어도 하나의 그리드는 복수의 개별적으로 바이어스 가능한 도선을 포함하고, 상기 그리드 바이어싱 수단은 개별적으로 상기 도선을 바이어싱하는 접합 프로파일 형성 장치.
  33. 제 24 항에 있어서,
    상기 반도체 기판의 선택된 부분 상에 전계의 세기를 감소시키는 수단을 더 포함하는 접합 프로파일 형성 장치.
  34. 제 24 항에 있어서,
    상기 전계는 상기 반도체 기판의 상부 표면에서 약 0.01 MV/cm 내지 1.0 MV/cm의 세기를 갖는 접합 프로파일 형성 장치.
  35. 제 34 항에 있어서,
    상기 전계로 상기 적어도 하나의 도펀트의 측면 확산을 제어하는 수단을 더 포함하는 접합 프로파일 형성 장치.
  36. 제 35 항에 있어서,
    상기 적어도 하나의 도펀트의 측면 확산을 제어하는 수단은
    상기 반도체 기판의 상부 표면에서 상기 반도체 기판의 상부 표면에 대하여 각을 이루는 상기 전계를 생성하는 수단을 포함하는 접합 프로파일 형성 장치.
  37. 제 36 항에 있어서,
    상기 전계는 상기 반도체 기판의 상부 표면에 대하여 약 15°까지의 각을 이루어 생성되는 접합 프로파일 형성 장치.
  38. 제 24 항에 있어서,
    상기 어닐링 및 상기 전계에 노출시키는 동안 상기 반도체 기판을 회전시키는 수단을 더 포함하는 접합 프로파일 형성 장치.
  39. 제 28 항에 있어서,
    상기 적어도 하나의 열원은 상기 그리드 반대쪽의 상기 반도체 기판의 측면 상에 배열되는 접합 프로파일 형성 장치.
  40. 제 28 항에 있어서,
    상기 척은 상기 반도체 기판을 고정시키는 환형 클램프와, 상기 환형 클램프에 접속된 전기 전도성 재료의 그리드를 포함하는 접합 프로파일 형성 장치.
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