KR100422817B1

KR100422817B1 - Precharge control circuit

Info

Publication number: KR100422817B1
Application number: KR1019970029093A
Authority: KR
Inventors: 이종협; 김성룡
Original assignee: 주식회사 하이닉스반도체
Priority date: 1997-06-30
Filing date: 1997-06-30
Publication date: 2004-05-24
Also published as: KR19990004933A

Abstract

PURPOSE: A precharge control circuit is provided to perform fully a precharging operation and an equalizing operation by using a precharge control signal. CONSTITUTION: A precharge control circuit includes a precharge/equalization circuit, an end sensing circuit, and a logic combinational circuit. The precharge/equalization circuit is used for precharging and equalizing bit lines. The end sensing circuit senses an ending state of an operation in response to an output signal of a sense amplifier(100) and generates an output signal. The logic combinational circuit generates a control signal for controlling the precharge/equalization circuit in response to an end sensing signal and a word line signal. The end sensing circuit is formed with a precharge control circuit for generating the end sensing signal of a square wave in response to the output signal of the sense amplifier.

Description

Precharge control circuit

본 발명은 메모리 셀의 비트 라인 프리차지에 관한 것으로서, 프리차지와 감지 증폭을 포함하는 메모리 장치의 설계에 적용될 수 있다.The present invention relates to bit line precharge of memory cells, and can be applied to the design of a memory device including precharge and sense amplification.

도1은 종래의 비트 라인 프리차지(bit line precharge) 및 이퀄라이즈(equalize) 제어와 시간도를 나타낸 것으로서, 프리차지 신호(1)가 비트 라인(BL)과 비트 라인바(BLB)의 각 피모스트랜지스터(P1,P2)를 턴 온(turn on)시켜프리차지하고, 비트 라인(BL)과 비트 라인바(BLB) 사이의 피모스트랜지스터(P3)를 턴 온시켜 이퀄라이즈 하도록 구성된다. 시간도를 살펴보면, 메모리 셀 주소가 천이하면 주소 천이 감지(Address Transition Detector,이하 ATD라 함)회로에 의한 ATD 펄스가 발생하고(10), 상기 펄스를 프리차지 시작 신호로하여(20) 프리차지를 시작해 워드 라인이 인에이블 되기 전까지 비트 라인(BL)과 비트 라인바(BLB)를 프리차지 및 이퀄라이즈시킨다. 상기와 같은 종래의 방법에서는 공정의 변동과 같은 요인으로 트랜지스터 성능이 저하되거나 프리차지 펄스의 폭이 작아지면, 충분한 이퀄라이즈가 이루어지지 않아 다음 사이클에서 반대 데이터를 읽을 시에 오동작을 유발할 수 있는 문제점이 있다.FIG. 1 shows a conventional bit line precharge and equalization control and time diagram, wherein the precharge signal 1 is divided into each bit of the bit line BL and the bit line bar BLB. The transistors P1 and P2 are turned on to be precharged, and the PMOS transistor P3 between the bit line BL and the bit line bar BLB is turned on to equalize. Referring to the time chart, when a memory cell address is shifted, an ATD pulse is generated by an address transition detector (ATD) circuit (10), and the pulse is precharged as a precharge start signal (20). Starts and precharges and equalizes the bit line BL and the bit line bar BLB until the word line is enabled. In the conventional method as described above, if the transistor performance is degraded or the width of the precharge pulse is reduced due to factors such as process variation, sufficient equalization may not be performed, which may cause malfunctions when reading opposite data in the next cycle. There is this.

본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 프리차지 제어 신호를 이용해 항상 프리차지 및 이퀄라이즈가 충분히 이루어질 수 있도록 제어하는 프리차지 제어 회로를 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and an object thereof is to provide a precharge control circuit for controlling precharge and equalization at all times by using a precharge control signal.

도1은 종래의 비트 라인 프리차지(bit line precharge) 회로 및 시간도,1 is a conventional bit line precharge circuit and time diagram;

도2는 본 발명의 감지 증폭기의 증폭 종료 시점을 감지하는 회로 및 시간도,Figure 2 is a circuit and time diagram for detecting the end of amplification of the sense amplifier of the present invention;

도3은 본 발명의 비트 라인 프리차지(bit line precharge) 회로 및 시간도.Figure 3 is a bit line precharge circuit and time diagram of the present invention.

* 도면의 주요 부분에 대한 설명* Description of the main parts of the drawing

103 : 슈미트트리거 회로103: Schmitt trigger circuit

상기 목적을 달성하기 위한 본 발명은 비트라인을 프리차지 및 이퀄라이즈 하는 수단; 감지 증폭기의 출력신호에 응답하여 동작의 종료를 감지해 출력 신호를 생성하는 종료 감지 수단; 및 상기 종료 감지 신호와 워드 라인 신호에 응답하여, 상기 프리차지 및 이퀄라이즈 수단의 제어를 위한 제어 신호를 발생하는 논리조합수단을 포함하여 이루어지는 프리차지 제어 회로를 포함하여 이루어진다.The present invention for achieving the above object is a means for precharging and equalizing the bit line; End detection means for detecting the end of the operation in response to the output signal of the sense amplifier to generate an output signal; And a logic combination means for generating a control signal for controlling the precharge and equalization means in response to the termination detection signal and the word line signal.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 살펴본다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

도2는 감지 증폭기의 증폭 종료 시점을 감지하는 회로와 그 시간도로서, 상기 회로도는 감지 증폭기(100)와 감지 증폭기로부터 출력된 두 신호, 즉 OUT(101)/OUT#(102)를 입력 제어 신호로 받는 슈미트트리거 회로(103)로 구성된다. 슈미트트리거 회로(103)의 구성은 아래와 같다. 전원 전압(Vcc)과 노드1 사이에 접속되는 제1 피모스트랜지스터(SP1), 노드1과 노드2 사이에 접속되는 제2 피모스트랜지스터(SP2), 노드2와 접지 레벨 사이에 접속되는 제1 엔모스트랜지스터(SN1) 및 접지 레벨과 노드1 사이에 접속되는 제3 피모스트랜지스터(SP3)로 이루어지고, 상기 제1,제2 피모스트랜지스터와 제1 엔모스트랜지스터의 게이트는 감지 증폭기(100)로부터 출력된 OUT(101)에 접속되며 제3 피모스트랜지스터의 게이트는 노드2와 연결되어 부정논리합게이트(104)의 입력으로 들어가는 L1에 접속되며, 전원 전압과 노드3 사이에 접속되는 제4 피모스트랜지스터(SP4), 노드3과 노드4 사이에 접속되는 제5 피모스트랜지스터(SP5), 노드4와 접지 레벨 사이에 접속되는 제2 엔모스트랜지스터(SN2) 및 접지 레벨과 노드3 사이에 접속되는 제6 피모스트랜지스터(SP6)로 이루어지고, 상기 제4,제5 피모스트랜지스터와 제2 엔모스트랜지스터의 게이트는 감지 증폭기(100)로부터 출력된 OUT#(102)에 접속되며 제6 피모스트랜지스터의 게이트는 노드4와 연결되어 부정논리합게이트(104)의 입력으로 들어가는 L2에 접속되며, 상기 L1과 L2의 2개의 신호를 입력으로 받아 슈미트트리거의 최종 출력인 감지 종료 신호(A,105)를 생성하는 부정논리합게이트(104)로 구성된다.Fig. 2 is a circuit diagram and a time diagram for detecting the amplification end point of the sense amplifier. The circuit diagram shows input control of two signals output from the sense amplifier 100 and the sense amplifier, that is, OUT 101 / OUT # 102. The Schmitt trigger circuit 103 receives a signal. The configuration of the Schmitt trigger circuit 103 is as follows. A first PMOS transistor SP1 connected between the power supply voltage Vcc and the node 1, a second PMOS transistor SP2 connected between the node 1 and the node 2, and a first connected between the node 2 and the ground level. And a third PMOS transistor SP3 connected between the NMOS transistor SN1 and the ground level and the node 1, and gates of the first and second PMOS transistors and the first NMOS transistors are sense amplifiers 100. The fourth PIM transistor is connected to node 2, which is connected to node 2, which is connected to the input of negative logic gate 104, and is connected between a power supply voltage and node 3; PMOS transistor SP4, fifth PMOS transistor SP5 connected between node 3 and node 4, second enMOS transistor SN2 connected between node 4 and ground level, and between ground level and node 3 Connected to the sixth MOS transistor SP6 The gates of the fourth and fifth PMOS transistors and the second NMOS transistor are connected to OUT # 102 output from the sense amplifier 100, and the gate of the sixth PMOS transistor is connected to node 4. Negative logic gate 104 is connected to L2, which enters the negative logic gate 104, and receives two signals L1 and L2 as inputs and generates a detection end signal (A, 105) which is the final output of the Schmitt trigger. It consists of.

감지 증폭기(100)의 출력,OUT(101)/OUT#(102)이 Vcc/2근처이거나 Vcc에서는 슈미트트리거 회로가 하이(high)값으로 인식하여 감지 종료 신호 A(105)에 하이 신호를 발생시켜 증폭이 끝나기 전임을 알리고, 감지 증폭기의 출력 OUT(101)/OUT#(102) 중 어느 하나가 접지 근처의 값을 가지게 되면 비로소 슈미트트리거가 로우(low)값으로 인식하여, 감지 종료 신호 A(105)를 로우 신호로 발생하여 증폭이 끝났음을 알린다.The output of the sense amplifier 100, OUT 101 / OUT # 102 is near Vcc / 2 or at Vcc, the Schmitt trigger circuit recognizes the high value and generates a high signal to the sense end signal A 105. When the amplification is finished, the Schmitt trigger is recognized as a low value when any one of the sense amplifier outputs OUT101 / OUT # 102 has a value near ground. Generate 105 as a low signal to indicate that amplification is complete.

도3은 본 발명의 비트 라인 프리차지(bit line precharge) 및 이퀄라이즈(equalize) 제어와 시간도를 나타낸 것으로서, 워드 라인 펄스 신호(PWL,106)와 상기 감지 증폭기의 증폭 종료 시점을 감지하는 회로의 출력 신호 A(105)를 부정논리곱게이트(107)와 인버터(108)로 조합해 생성한 신호 B를 제어 신호로 인가하여, 비트 라인(BL)과 비트 라인바(BLB)의 각 피모스트랜지스터(P1',P2')를 턴 온(turn on)시켜 프리차지하고, 비트 라인(BL)과 비트 라인바(BLB) 사이의 피모스트랜지스터(P3')를 턴 온시켜 이퀄라이즈하도록 구성된다. 프리차지 및 이퀄라이즈 제어 신호 B는 워드 라인이 인에이블 되고 감지 증폭기가 동작하는 동안만 하이가 되어 감지 증폭이 끝나기 전까지는 비트 라인(BL)과 비트 라인바(BLB)를 프리차지 및 이퀄라이즈시키지 않고, 상기 감지 증폭기의 증폭 종료 시점을 감지하는 회로로부터 종료 시점을 감지한 후 로우 신호가 되어 프리차지 및 이퀄라이즈한다.FIG. 3 shows a bit line precharge and equalization control and time diagram of the present invention, and detects a word line pulse signal PWL 106 and an amplification end point of the sense amplifier. The signal B generated by combining the output signal A 105 of the negative logic gate 107 and the inverter 108 as a control signal is applied to each PMOS of the bit line BL and the bit line bar BLB. The transistors P1 'and P2' are turned on to be precharged, and the PMOS transistor P3 'between the bit line BL and the bit line bar BLB is turned on to equalize. The precharge and equalization control signal B is only high while the word line is enabled and the sense amplifier is operating, which does not precharge and equalize the bit lines (BL) and bit line bars (BLB) until the sense amplification is complete. Instead, after detecting the end time from the circuit for detecting the end of the amplification of the sense amplifier, the signal becomes a low signal to precharge and equalize.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes are possible in the art without departing from the technical spirit of the present invention. It will be clear to those of ordinary knowledge.

상기와 같이 이루어지는 본 발명은 완전한 프리차지 및 이퀄라이즈가 가능하도록 하기 위해, 주소 천이 회로에서 발생한 신호로 프리차지 및 이퀄라이즈시키지 않고, 증폭이 끝나는 시점을 제어 신호로하여 프리차지 및 이퀄라이즈시켜, 다음 사이클에서 반대 데이터를 읽더라도 정상 데이터가 출력될 수 있어 데이터를 읽을 때의 오동작을 방지할 수 있는 성능 향상을 가져오는 효과가 있다.In order to enable full precharge and equalization of the present invention, the present invention does not precharge and equalize the signal generated by the address transition circuit, but precharges and equalizes the amplification time point as a control signal. Even if the opposite data is read in the next cycle, the normal data can be output, which has the effect of preventing the malfunction when the data is read.

Claims

Means for precharging and equalizing the bit line;

End detection means for detecting the end of the operation in response to the output signal of the sense amplifier to generate an output signal; And

Logic combining means for generating a control signal for controlling the precharge and equalization means in response to the termination detection signal and the word line signal;

A precharge control circuit comprising a.

The method of claim 1, wherein the end detection means

And a precharge control circuit for generating an end detection signal of a square wave in response to an output signal of the sense amplifier.

The method of claim 1,

The termination detecting means

A first PMOS transistor, a second PMOS transistor, and a first NMOS transistor, which are connected in series between a supply voltage terminal and a ground level, in order to receive a constant output of the sense amplifier through respective gates;

A fourth PMOS transistor, a fifth PMOS transistor, and a second NMOS transistor, which are connected in series between a supply voltage terminal and a ground level, in order to receive a negative output of the sense amplifier from each gate;

A first node connected between the first PMOS transistor and the second PMOS transistor and a ground level, and a gate configured to receive a second node signal between the second PMOS transistor and the first NMOS transistor; 3 PMOS transistor;

A third node connected between the fourth PMOS transistor and the fifth PMOS transistor and a ground level, and a gate configured to receive a fourth node signal between the fifth PMOS transistor and the second NMOS transistor; 6 PMOS transistor; And

Negative logic means for receiving the second node and the fourth node signal negative logic to generate a detection end signal that is the final output of the termination detection means for outputting

Precharge control circuit comprising a.

The method of claim 1, wherein the logical combination means

Negative logical multiplication means for negative logical multiplication of the end detection signal and the word line signal; And

And inverting means for inverting the output of said negative logical means.