KR100422591B1 - Pulse generator - Google Patents
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Abstract
본 발명은 전원전압의 변동과 공정변수에 무관한 일정 펄스폭을 갖는 펄스신호를 발생하는 반도체 소자의 펄스발생회로에 관한 것으로, 본 발명의 펄스발생회로는 기준전류를 발생하기 위한 기준전류 발생수단과; 입력펄스에 따른 펄스신호를 발생하는 펄스발생수단과; 상기 기준전류 발생수단으로부터 발생된 기준전류에 따른 기준전압을 발생하고, 이 기준전압에 따라 상기 펄스신호의 폭을 결정하는 펄스폭 조정수단을 포함한다. 상기 기준전압 발생수단은 전원전압과 접지사이에 직렬연결된 다수의 트랜지스터를 포함하며, 상기 다수의 트랜지스터중 전원전압과 출력단사이에 연결된 트랜지스터의 게이트에는 기준전류가 제공되며, 나머지 트랜지스터는 출력단과 접지사이에 직렬연결되어 기준전압 발생용 저항으로서 작용한다. 상기 기준전류 발생수단이 기준전류를 발생하기 위한 트랜지스터를 포함할 때, 상기 기준전압 발생용 다수의 트랜지스터는 상기 기준전류 발생수단의 트랜지스터와 동일한 도전형 및 크기를 갖는다.The present invention relates to a pulse generating circuit of a semiconductor device for generating a pulse signal having a constant pulse width irrespective of fluctuations in power supply voltage and process variables. The pulse generating circuit of the present invention provides a reference current generating means for generating a reference current. and; Pulse generating means for generating a pulse signal according to an input pulse; And a pulse width adjusting means for generating a reference voltage according to the reference current generated from the reference current generating means, and determining the width of the pulse signal according to the reference voltage. The reference voltage generating means includes a plurality of transistors connected in series between a power supply voltage and a ground, a reference current is provided to a gate of a transistor connected between a power supply voltage and an output terminal of the plurality of transistors, and the remaining transistors are connected between an output terminal and a ground. Connected in series to act as a resistor for generating reference voltage. When the reference current generating means includes a transistor for generating a reference current, the plurality of transistors for generating the reference voltage have the same conductivity type and size as the transistor of the reference current generating means.
Description
본 발명은 반도체 소자의 펄스발생회로에 관한 것으로서, 보다 구체적으로는 공정 파라미터 및 전원전압에 무관하게 일정 펄스폭을 갖는 펄스신호를 발생하는펄스발생회로에 관한 것이다.The present invention relates to a pulse generating circuit of a semiconductor device, and more particularly to a pulse generating circuit for generating a pulse signal having a constant pulse width irrespective of process parameters and power supply voltage.
도 1은 종래의 일정폭을 갖는 펄스신호를 발생하는 펄스발생회로의 블록도이고, 도 2 및 도 3은 각각 도 1의 기준전류 생성부(10)와 펄스발생부(20)의 상세회로도이다.1 is a block diagram of a conventional pulse generation circuit for generating a pulse signal having a predetermined width, and FIGS. 2 and 3 are detailed circuit diagrams of the reference current generator 10 and the pulse generator 20 of FIG. 1, respectively. .
도 1을 참조하면, 기준전류 생성부(10)는 기준전류(Iout)를 발생하고 펄스발생부(20)로 제공하고, 펄스발생부(20)는 상기 기준전류(Iout)를 입력신호(Iin)로서 입력하여 일정 펄스폭을 갖는 펄스신호(OUT_PUL)를 발생한다.Referring to FIG. 1, the reference current generator 10 generates a reference current Iout and provides it to the pulse generator 20, and the pulse generator 20 provides the reference current Iout as an input signal Iin. ) To generate a pulse signal OUT_PUL having a constant pulse width.
다시 말하면, 상기 기준전류 생성부(10)는 도 2에 도시된 바와같이, 전원전압(VDDH)에 무관하게 저항(R11)과 PMOS 트랜지스터(P11)의 문턱전압(Vt)을 참조(reference)하여, PMOS 트랜지스터(P12)와 NMOS 트랜지스터(N11)를 통해 기준전류(Iout)를 발생하여 상기 펄스발생부(20)로 제공한다. 이때, NMOS 트랜지스터(N12), (N13)는 전류미러(current mirror)로서 동작한다.In other words, as shown in FIG. 2, the reference current generator 10 refers to the resistor R11 and the threshold voltage Vt of the PMOS transistor P11 regardless of the power supply voltage VDDH. The reference current Iout is generated through the PMOS transistor P12 and the NMOS transistor N11 and provided to the pulse generator 20. At this time, the NMOS transistors N12 and N13 operate as current mirrors.
펄스발생부(20)는 도 3에 도시된 바와같이, 입력펄스(IN)를 입력하여 일정 펄스폭을 갖는 펄스신호(OUT_PUL)를 발생하는 펄스발생수단(21)과 상기 펄스발생수단(22)에서 발생되는 펄스신호(OUT_PUL)의 펄스폭을 조정하기 위한 펄스폭 조정수단(22)을 구비한다.As shown in FIG. 3, the pulse generating unit 20 inputs an input pulse IN to generate a pulse signal OUT_PUL having a predetermined pulse width, and the pulse generating means 22 and the pulse generating means 22. And a pulse width adjusting means 22 for adjusting the pulse width of the pulse signal OUT_PUL generated at.
상기 펄스발생수단(21)은 입력펄스(IN)를 클럭신호(CK)로 입력하는 D플립플롭(D21)으로 이루어진다. 그리고, 상기 펄스폭 조정수단(22)은 상기 기준전류 발생회로(10)로부터 발생된 기준전류(Iout)를 입력신호(Iin)로 입력하는 전류미러용 PMOS 트랜지스터(P21), (P22)와, 인버터(I21)를 통해 반전된 펄스신호(OUT_PUL)를게이트 입력신호로 하는 PMOS 트랜지스터(P23) 및 NMOS 트랜지스터(P21)와, 상기 NMOS 트랜지스터(N21)와 병렬연결된 캐패시터(C21)와, 노드(N23)의 전위를 반전시켜 상기 펄스발생수단(21)으로 제공하기 위한 인버터(I22)를 포함한다.The pulse generating means 21 is composed of a D flip-flop D21 for inputting an input pulse IN as a clock signal CK. The pulse width adjusting means 22 includes current mirroring PMOS transistors P21 and P22 for inputting the reference current Iout generated from the reference current generating circuit 10 as an input signal Iin; The PMOS transistor P23 and the NMOS transistor P21 using the inverted pulse signal OUT_PUL as the gate input signal through the inverter I21, the capacitor C21 connected in parallel with the NMOS transistor N21, and the node N23. Inverter (I22) for inverting the potential of the) to provide to the pulse generating means (21).
상기한 바와같은 구성을 갖는 펄스발생부(20)의 동작을 도 4를 참조하여 설명하면 다음과 같다.The operation of the pulse generator 20 having the above-described configuration will be described with reference to FIG. 4 as follows.
펄스발생수단(21)의 D플립플롭(D21)의 클럭단자(CK)로 입력펄스(IN)가 입력되면, D플립플롭(D21)은 출력신호(OUT_PUL)로 하이레벨의 신호를 출력하게 된다. 상기 출력신호(OUT_PUL)는 인버터(I21)를 통해 로우레벨로 되어 노드(NS21)의 전위가 로우레벨로 되고, PMOS 트랜지스터(P23)가 턴온된다.When the input pulse IN is input to the clock terminal CK of the D flip-flop D21 of the pulse generator 21, the D flip-flop D21 outputs a high level signal as the output signal OUT_PUL. . The output signal OUT_PUL is turned low through the inverter I21, the potential of the node NS21 is turned low, and the PMOS transistor P23 is turned on.
펄스폭 조정수단(22)의 입력신호(Iin)로 상기 기준전류 발생부(10)로부터 기준전류(Iout)가 제공되어, 상기 PMOS 트랜지스터(P23)를 통해 노드(NS22)에 연결되어 있는 캐패시터(C21)에 충전된다. 캐패시터(C21)에 기준전류가 충전됨에 따라 노드(N22)의 전압이 선형적으로 증가하게 된다.As the input signal Iin of the pulse width adjusting means 22, a reference current Iout is provided from the reference current generator 10, and is connected to the node NS22 through the PMOS transistor P23 ( C21). As the reference current is charged in the capacitor C21, the voltage of the node N22 increases linearly.
노드(N22)의 전위가 증가하여 인버터(I22)의 문턱전압이상이 되면, 인버터(I22)가 동작하여 노드(N23)의 전위는 로우레벨로 된다. 인버터(I23)의 로우레벨 출력에 의해 플립플롭(D21)은 리세트되어 그의 출력(OUT_PUL)은 로우레벨로 되어 도 3에 도시된 바와같은 펄스신호(OUT_PUL)가 발생된다.When the potential of the node N22 increases to be equal to or higher than the threshold voltage of the inverter I22, the inverter I22 operates to bring the potential of the node N23 to a low level. By the low level output of the inverter I23, the flip-flop D21 is reset so that its output OUT_PUL becomes low level, thereby generating a pulse signal OUT_PUL as shown in FIG.
상기 D 플립플롭(D21)의 출력신호(OUT_PUL)가 로우레벨로 되면, 인버터(I21)의 출력은 하이레벨로 되어 NMOS 트랜지스터(M21)가 턴온되고, 캐패시터(C21)에 충전된 전하는 NMOS 트랜지스터(M21)를 통해 방전된다.When the output signal OUT_PUL of the D flip-flop D21 becomes low level, the output of the inverter I21 becomes high level, and the NMOS transistor M21 is turned on, and the charge charged in the capacitor C21 is charged by the NMOS transistor ( Discharge through M21).
상기 캐패시터(M21)의 방전에 따라 노드(N22)의 전위가 VSSH 의 로우레벨로 떨어지게 되고, 이에 따라 인버터(I22)의 출력은 하이레벨로 되어 다음 동작의 대기상태로 된다.As the capacitor M21 discharges, the potential of the node N22 drops to the low level of VSSH. As a result, the output of the inverter I22 goes to a high level, and becomes a standby state for the next operation.
상기에서 설명한 바와같이, 종래의 펄스발생부(20)는 상기 기준전류 생성부(10)로부터 인가되는 기준전류와 캐패시터(C21)의 크기에 따라 그의 펄스폭이 결정되는, 일정 펄스폭의 펄스신호(OUT_PUL)를 발생하게 된다.As described above, the conventional pulse generator 20 has a predetermined pulse width pulse signal whose pulse width is determined according to the reference current applied from the reference current generator 10 and the size of the capacitor C21. Will generate (OUT_PUL).
그러나, 종래의 펄스발생회로는 펄스신호(OUT_PUL)의 종료를 판단하는 기준, 즉 펄스신호(OUT_PUL)의 하강에지로 되는 시점이 인버터(I22)의 로직 문턱전압에 의해 정해진다. 그러므로, 전원전압 및 공정변수에 따라 문턱전압이 변동되면 펄스신호(OUT_PUL)의 펄스폭이 변화되는 문제점이 있었다.However, in the conventional pulse generation circuit, the reference for determining the end of the pulse signal OUT_PUL, that is, the time at which the falling edge of the pulse signal OUT_PUL is set is determined by the logic threshold voltage of the inverter I22. Therefore, there is a problem in that the pulse width of the pulse signal OUT_PUL changes when the threshold voltage is changed according to the power supply voltage and the process variable.
따라서, 본 발명은 상기한 바와같은 종래기술의 문제점을 해결하기 위한 것으로서, 전원전압 및 공정변수에 관계없이 일정 펄스폭을 갖는 펄스신호를 발생하는 반도체 소자의 펄스신호 발생회로를 제공하는데 그 목적이 있다.Accordingly, an object of the present invention is to provide a pulse signal generation circuit of a semiconductor device for generating a pulse signal having a constant pulse width regardless of a power supply voltage and a process variable. have.
도 1은 종래의 일정 펄스폭을 갖는 펄스신호를 발생회로의 블록도,1 is a block diagram of a generation circuit for generating a pulse signal having a constant pulse width in the related art;
도 2는 도 1의 기준전류 생성부의 상세회로도,2 is a detailed circuit diagram of a reference current generator of FIG. 1;
도 3은 도 1의 펄스발생부의 상세회로도,3 is a detailed circuit diagram of the pulse generator of FIG. 1;
도 4는 종래의 펄스발생회로의 동작파형도,4 is an operation waveform diagram of a conventional pulse generation circuit;
도 5는 본 발명의 실시예에 따른 펄스발생회로의 상세회로도,5 is a detailed circuit diagram of a pulse generating circuit according to an embodiment of the present invention;
*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *
200 : 펄스발생부 210 : 펄스발생수단200: pulse generator 210: pulse generator
220 : 펄스폭 조정수단 221 : 반전수단220: pulse width adjusting means 221: inverting means
222 : 전류공급수단 223 : 방전수단222: current supply means 223: discharge means
224 : 충전수단 225 : 기준전압 발생수단224: charging means 225: reference voltage generating means
226 : 비교수단226: means of comparison
상기한 바와 같은 목적을 달성하기 위하여, 본 발명은 기준전류를 발생하기 위한 기준전류 생성수단과; 입력펄스에 따른 펄스신호를 발생하는 펄스발생수단과; 상기 기준전류 생성수단으로부터 발생된 기준전류에 따른 기준전압을 발생하고, 상기 기준전압과 기준전류에 따라 상기 펄스신호의 폭을 결정하는 펄스폭 조정수단을 포함하는 펄스발생회로를 제공하는 것을 특징으로 한다.In order to achieve the object as described above, the present invention includes a reference current generating means for generating a reference current; Pulse generating means for generating a pulse signal according to an input pulse; And a pulse width adjusting means for generating a reference voltage according to the reference current generated from the reference current generating means and determining a width of the pulse signal according to the reference voltage and the reference current. do.
상기 펄스폭 조정수단은 상기 펄스신호를 반전시켜 주기 위한 반전수단과; 상기 반전수단의 출력에 대응하여 상기 기준전류에 따른 일정전류를 노드로 공급하기 위한 전류공급수단과; 상기 전류공급수단으로부터 상기 노드에 제공된 일정전류를 충전하기 위한 충전수단과; 상기 기준전류에 따른 기준전압을 발생하기 위한 기준전압 발생수단과; 상기 기준전압과 상기 노드의 전위를 비교하여 상기 펄스신호의 하강에지 시간을 결정하기 위한 신호를 발생하는 비교수단으로 이루어진다.The pulse width adjusting means includes inverting means for inverting the pulse signal; Current supply means for supplying a constant current according to the reference current to the node corresponding to the output of the inverting means; Charging means for charging a constant current provided to the node from the current supply means; Reference voltage generating means for generating a reference voltage according to the reference current; And a comparison means for generating a signal for determining the falling edge time of the pulse signal by comparing the reference voltage with the potential of the node.
상기 기준전압 발생수단은 전원전압과 접지사이에 직렬연결된 다수의 트랜지스터를 포함하며, 상기 다수의 트랜지스터중 전원전압과 출력단사이에 연결된 트랜지스터의 게이트에는 기준전류가 제공되며, 나머지 트랜지스터는 출력단과 접지사이에 직렬연결되어 기준전압 발생용 저항으로서 작용한다.The reference voltage generating means includes a plurality of transistors connected in series between a power supply voltage and a ground, and a reference current is provided to a gate of a transistor connected between a power supply voltage and an output terminal among the plurality of transistors, and the remaining transistors are connected between an output terminal and a ground. Connected in series to act as a resistor for generating reference voltage.
상기 기준전류 발생수단이 기준전류를 발생하기 위한 트랜지스터를 포함할 때, 상기 기준전압 발생용 다수의 트랜지스터는 상기 기준전류 발생수단의 트랜지스터와 도전형 및 크기가 동일한 것을 특징으로 한다.When the reference current generating means includes a transistor for generating a reference current, the plurality of transistors for generating the reference voltage may have the same conductivity type and size as the transistor of the reference current generating means.
이하, 본 발명의 실시예에 따른 펄스발생회로를 첨부된 도면을 참조하여 설명하면 다음과 같다.Hereinafter, a pulse generating circuit according to an embodiment of the present invention will be described with reference to the accompanying drawings.
도 5는 본 발명의 실시예에 따른 펄스발생회로의 상세도를 도시한 것이다.Figure 5 shows a detailed view of the pulse generating circuit according to an embodiment of the present invention.
도 5를 참조하면, 본 발명의 실시예에 따른 펄스발생회로는 기준전류(Iin)를 발생하기 위한 기준전류 생성부, 예를 들면 도 1의 기준전류 생성부(10)와, 입력펄스에 따라 일정 펄스폭을 갖는 펄스신호(OUT_PUL)를 발생하는 펄스발생부(210)과, 상기 기준전류 생성부(10)로부터 제공되는 기준전류(Iin)를 입력하여 기준전압을 발생하고, 상기 기준전압과 상기 기준전류에 따라 상기 펄스발생수단(210)에서 출력되는 펄스신호(OUT_PUL)의 펄스폭을 결정하는 펄스폭 조정수단(220)을 포함한다.Referring to FIG. 5, a pulse generating circuit according to an exemplary embodiment of the present invention may include a reference current generator for generating a reference current Iin, for example, the reference current generator 10 of FIG. 1 and an input pulse. The pulse generator 210 generating a pulse signal OUT_PUL having a predetermined pulse width and the reference current Iin provided from the reference current generator 10 are input to generate a reference voltage. And pulse width adjusting means 220 for determining the pulse width of the pulse signal OUT_PUL output from the pulse generating means 210 according to the reference current.
상기 펄스발생수단(210)은 입력단자(D)에 전원전압(VDDH)이 인가되고, 클럭단자(CK)에 입력펄스(IN)가 인가되며, 리세트단자(RB)에 상기 펄스폭 조정수단(220)의 출력신호가 제공되어, 그의 출력단자(Q)로 펄스신호(OUT_PUL)를 발생하는 D 플립플롭(D31)으로 이루어진다.The pulse generating means 210 is supplied with a power supply voltage VDDH to an input terminal D, an input pulse IN to a clock terminal CK, and the pulse width adjusting means to a reset terminal RB. An output signal of 220 is provided, which is composed of a D flip-flop D31 for generating a pulse signal OUT_PUL with its output terminal Q.
상기 펄스폭 조정수단(220)은 반전수단(221), 충전전류 공급수단(222), 방전수단(223), 충전수단(224), 기준전압 발생수단(225) 및 비교수단(226)을 구비한다.The pulse width adjusting means 220 includes an inverting means 221, a charging current supplying means 222, a discharging means 223, a charging means 224, a reference voltage generating means 225, and a comparing means 226. do.
상기 반전수단(221)은 상기 펄스발생수단(210)의 출력신호(OUT_PUL)를 반전시켜 주기 위한 수단으로서, 상기 펄스발생수단(210)의 D플립플롭(D31)의 출력단자(Q)와 노드(NS31)사이에 연결된 인버터(I31)로 이루어진다.The inverting means 221 is a means for inverting the output signal OUT_PUL of the pulse generating means 210, and the output terminal Q and the node of the D flip-flop D31 of the pulse generating means 210. It consists of an inverter I31 connected between NS31.
상기 충전수단(224)은 노드(NS32)에 제공되는 일정전류를 충전하여 상기 펄스발생수단(210)의 출력신호(OUT_PUL)의 펄스폭을 결정하기 위한 것으로서, 상기 노드(NS32)와 접지(VSSH)사이에 연결된 캐패시터(C31)로 이루어진다.The charging means 224 is for determining the pulse width of the output signal OUT_PUL of the pulse generating means 210 by charging a constant current provided to the node NS32, and the node NS32 and the ground VSSH. It consists of a capacitor (C31) connected between.
상기 충전전류 공급수단(222)은 상기 기준전류에 따른 일정전류를 충전전류로서 상기 노드(NS32)에 제공하기 위한 것으로서, 전류미러용 PMOS 트랜지스터(P31, P32)와, 상기 PMOS 트랜지스터(P32)와 노드(NS32)사이에 연결되고 게이트에 상기 반전수단(221)의 출력신호가 인가되는 PMOS 트랜지스터(P33)로 이루어진다.The charging current supply means 222 is to provide a constant current according to the reference current to the node NS32 as a charging current, and includes the current mirroring PMOS transistors P31 and P32, and the PMOS transistor P32. A PMOS transistor P33 is connected between the nodes NS32 and to which an output signal of the inverting means 221 is applied to the gate.
상기 방전수단(223)은 노드(NS32)의 전위 즉, 상기 캐패시터(C31)에 충전된 전하를 방전시켜 주기 위한 것으로서, 상기 노드(NS32)와 접지(VSSH)사이에서 상기 캐패시터(C31)와 병렬 연결되는 NMOS 트랜지스터(NS31)로 이루어진다.The discharge means 223 is for discharging the electric potential of the node NS32, that is, the charge charged in the capacitor C31, in parallel with the capacitor C31 between the node NS32 and the ground VSSH. NMOS transistor NS31 is connected.
상기 기준전압 발생수단(225)은 상기 기준전류(Iin)에 따라 전원전압(VDDH)을 분압하여 기준전압(Vref)을 발생하기 위한 것으로서, 전원전압(VDDH)과 출력단사이에 연결되고 게이트에 상기 기준전류(Iin)가 입력되는 PMOS 트랜지스터(P34)와, 상기 출력단과 접지사이에 직렬연결된 분압저항용 다수의 PMOS 트랜지스터(P35 - P37)로 이루어진다.The reference voltage generating means 225 is for generating the reference voltage Vref by dividing the power supply voltage VDDH according to the reference current Iin, and is connected between the power supply voltage VDDH and the output terminal and connected to the gate. A PMOS transistor P34 to which a reference current Iin is input, and a plurality of PMOS transistors P35 to P37 for voltage divider resistors connected in series between the output terminal and ground.
상기 비교수단(226)은 상기 기준전압 발생수단(225)으로부터 발생된 기준전압(Vref)과 상기 노드(NS32)의 전위를 비교하여 상기 펄스발생수단(210)의 출력신호(OUT_PUL)의 하강에지 시점을 결정하는 신호를 제공하기 위한 것으로서, 상기 기준전압 발생수단(225)으로부터 기준전압(Vref)이 비반전단자(INP)에 인가되고, 상기 노드(NS32)의 전위가 반전단자(INN)에 인가되는 비교기(COM31)로 이루어진다.The comparing means 226 compares the reference voltage Vref generated from the reference voltage generating means 225 with the potential of the node NS32 to the falling edge of the output signal OUT_PUL of the pulse generating means 210. In order to provide a signal for determining a time point, the reference voltage Vref is applied to the non-inverting terminal INP from the reference voltage generating means 225, and the potential of the node NS32 is applied to the inverting terminal INN. Comparator COM31 is applied.
상기한 바와같은 구성을 갖는 본 발명의 펄스발생회로의 동작을 설명하면 다음과 같다.Referring to the operation of the pulse generating circuit of the present invention having the configuration as described above is as follows.
펄스발생수단(210)의 D플립플롭(D31)은 클럭단자(CK)로 입력펄스(IN)가 입력되면, D플립플롭(D31)은 출력신호(OUT_PUL)로 하이레벨의 신호를 출력하여 상기 펄스폭 조정수단(220)으로 제공하게 된다.When the D flip-flop D31 of the pulse generator 210 is input to the clock terminal CK, the D flip-flop D31 outputs a high level signal as the output signal OUT_PUL. The pulse width adjusting means 220 is provided.
펄스폭 조정수단(220)의 인버터(I31)는 상기 펄스발생수단(210)의 출력신호(OUT_PUL)를 반전시켜 노드(NS31)로 제공한다. 노드(NS31)의 전위가 로우레벨로 됨에 따라 PMOS 트랜지스터(P33)가 턴온되고, NMOS 트랜지스터(N31)는 턴오프된다.The inverter I31 of the pulse width adjusting means 220 inverts the output signal OUT_PUL of the pulse generating means 210 and provides it to the node NS31. As the potential of the node NS31 goes low, the PMOS transistor P33 is turned on and the NMOS transistor N31 is turned off.
따라서, PMOS 트랜지스터(P31, P32)로 된 전류미러를 통해 제공되는 기준전류(Iin)에 따른 일정전류를 상기 노드(NS32)로 제공한다. 상기 노드(NS32)로 제공된 일정전류는 노드(NS32)에 연결된 캐패시터(C31)를 통해 충전된다. 상기 기준전류(Iin)에 따른 일정 충전전류가 캐패시터(C31)에 충전됨에 따라 노드(NS32)의 전위가 증가하게 되고, 노드(NS32)의 전위가 상기 기준전압 발생수단(225)으로부터 발생된 기준전압보다 높으면, 비교기(COM31)의 출력은 로우레벨로 되어 상기 D 플립플롭(D31)의 리세트단자(RB)로 제공된다.Accordingly, the node NS32 provides a constant current according to the reference current Iin provided through the current mirrors of the PMOS transistors P31 and P32. The constant current provided to the node NS32 is charged through a capacitor C31 connected to the node NS32. As the constant charging current according to the reference current Iin is charged in the capacitor C31, the potential of the node NS32 increases, and the potential of the node NS32 is generated from the reference voltage generating means 225. If the voltage is higher than the voltage, the output of the comparator COM31 becomes low level and is provided to the reset terminal RB of the D flip-flop D31.
이에 따라 D 플립플롭(D31)은 리세트되어 상기 펄스발생수단(210)의 출력신호(OUT_PUL)는 로우레벨로 된다. 따라서, 상기 비교기(COM31)의 출력에 따라 그의 하강에지가 결정되어 일정폭을 갖는 펄스신호(OUT_PUL)를 발생하게 된다.Accordingly, the D flip-flop D31 is reset so that the output signal OUT_PUL of the pulse generator 210 is at a low level. Accordingly, the falling edge thereof is determined according to the output of the comparator COM31 to generate a pulse signal OUT_PUL having a predetermined width.
상기한 바와같은 본 발명에 따르면, 비교기(COM31)의 기준전압(Vref)이 도 1에 도시된 기준전류 생성부(10)로부터 제공된 기준전류(Iin)에 따라 발생되는 전압이다. 그러므로, 도 1의 기준전류 생성부(10)의 PMOS 트랜지스터(P11)가 공정변수 등에 의해 문턱전압이 변화되어도, 상기 기준전압 발생수단(225)의 PMOS 트랜지스터(P34 - P37)의 문턱전압도 동일한 양만큼 동시에 변화되므로, 상기 펄스신호(OUT_PUL)의 하강에지를 결정하는 시간은 변화되지 않게 되고, 이에 따라 본 발명의 펄스발생회로는 일정폭을 갖는 펄스신호를 발생하게 된다.According to the present invention as described above, the reference voltage Vref of the comparator COM31 is a voltage generated according to the reference current Iin provided from the reference current generator 10 shown in FIG. 1. Therefore, even if the threshold voltage of the PMOS transistor P11 of the reference current generator 10 of FIG. 1 changes due to a process variable or the like, the threshold voltages of the PMOS transistors P34-P37 of the reference voltage generator 225 are also the same. Since the amount is changed at the same time, the time for determining the falling edge of the pulse signal OUT_PUL is not changed, so that the pulse generating circuit of the present invention generates a pulse signal having a predetermined width.
이때, 기준전압 발생수단(225)용 모스 트랜지스터는 도 1의 기준전압 발생회로(10)의 트랜지스터와 동일한 도전형과 동일한 크기를 갖는다.At this time, the MOS transistor for the reference voltage generating means 225 has the same size as that of the transistor of the reference voltage generating circuit 10 of FIG.
또한, 본 발명의 펄스발생회로는 상기 기준전압 발생수단(225)의 PMOS 트랜지스터(P34 - P37)이 전원전압(VDDH)와 접지(VSSH)사이에 직렬로 연결되므로, 전원전압의 크기에 관계없이 이들 트랜지스터를 통해 흐르는 전류에만 의존하게 된다. 따라서, 전원전압의 변동에 관계없이 일정 펄스폭을 갖는 펄스신호를 발생할 수 있게 된다.In the pulse generating circuit of the present invention, since the PMOS transistors P34 to P37 of the reference voltage generating means 225 are connected in series between the power supply voltage VDDH and the ground VSSH, regardless of the magnitude of the power supply voltage. Only the current flowing through these transistors will depend. Therefore, it is possible to generate a pulse signal having a constant pulse width regardless of the fluctuation of the power supply voltage.
이때, 상기 펄스신호의 펄스폭은 기준전류의 크기, 충전용 캐패시터의 크기 및 기준전압 발생용 트랜지스터의 개수등에 의해 결정되어진다.In this case, the pulse width of the pulse signal is determined by the magnitude of the reference current, the magnitude of the charging capacitor, and the number of transistors for generating the reference voltage.
상기한 바와같은 본 발명에 따르면, 기준전류에 따른 기준전압을 발생하고, 이 기준전압을 근거로 하여 펄스신호의 하강에지 시간을 결정하여 줌으로써, 공정변수나 전원전압의 변동에 관계없이 일정폭을 갖는 펄스신호를 발생할 수 있는 이점이 있다.According to the present invention as described above, by generating a reference voltage according to the reference current, by determining the falling edge time of the pulse signal on the basis of the reference voltage, a constant width regardless of the process variable or power supply voltage variation There is an advantage that can generate a pulse signal having.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although described above with reference to a preferred embodiment of the present invention, those skilled in the art will be variously modified and changed within the scope of the invention without departing from the spirit and scope of the invention described in the claims below I can understand that you can.
Claims (4)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0088710A KR100422591B1 (en) | 2001-12-31 | 2001-12-31 | Pulse generator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0088710A KR100422591B1 (en) | 2001-12-31 | 2001-12-31 | Pulse generator |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20030058295A KR20030058295A (en) | 2003-07-07 |
| KR100422591B1 true KR100422591B1 (en) | 2004-03-12 |
Family
ID=32216207
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2001-0088710A KR100422591B1 (en) | 2001-12-31 | 2001-12-31 | Pulse generator |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100422591B1 (en) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100582852B1 (en) * | 2005-01-10 | 2006-05-23 | 삼성전자주식회사 | Pulse generator with variable pulse width and sense amplifier circuit using the pulse generator |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19980026516A (en) * | 1996-10-09 | 1998-07-15 | 김광호 | Oscillation Circuit of Semiconductor Memory Device |
-
2001
- 2001-12-31 KR KR10-2001-0088710A patent/KR100422591B1/en not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19980026516A (en) * | 1996-10-09 | 1998-07-15 | 김광호 | Oscillation Circuit of Semiconductor Memory Device |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20030058295A (en) | 2003-07-07 |
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