KR100421898B1 - Semiconductor memory device - Google Patents
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Abstract
Description
본 발명은 반도체 메모리장치에 관한 것으로, 특히 상전성체(paraelectrics)로 된 유전체막을 갖는 커패시터에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor memory devices, and more particularly, to a capacitor having a dielectric film made of paraelectrics.
종래의 반도체 메모리장치의 커패시터는 제1도에 도시된 바와 같이 컨트롤게이트(1)와 소오스 및 드레인(2)으로 이루어진 트랜지스터와, 커패시터 스토리지노드(3)와 NO(Nitride/Oxide) 또는 ONO(Oxide/Nitride/Oxide)로 된 유전체막(4) 및 플레이트전극으로 이루어진 커패시터로 구성된다.A capacitor of a conventional semiconductor memory device includes a transistor including a control gate 1, a source, and a drain 2, as shown in FIG. 1, a capacitor storage node 3, and a nitride / oxide or ONO (Oxide). A capacitor composed of a dielectric film 4 made of / Nitride / Oxide and a plate electrode.
이와 같이 구성되는 커패시터는 그 용량을 증대시키기 위해 커패시터전극과 유전체막의 접촉 단면적을 증가시키기 위한 여러가지 구조가 제안되어 왔다.In order to increase the capacitance of the capacitor configured as described above, various structures have been proposed for increasing the contact cross-sectional area of the capacitor electrode and the dielectric film.
이중 제1도에 도시된 바와 같은 원통형 커패시터구조는 커패시터전극과 유전체막의 접촉면적이 전체적으로 약 5㎛2이며, 단위 ㎛2당 용량은 5.7fF이 되어 결국 축전용량은 28-30fF이 된다.In the cylindrical capacitor structure shown in FIG. 1, the contact area between the capacitor electrode and the dielectric film is about 5 mu m 2 in total, and the capacity per mu m 2 is 5.7 fF, resulting in a storage capacity of 28-30 fF.
그러나 상기 종래의 커패시터에 있어서는 그 구조상 인접한 커패시터나 데이타 라인과의 단락이 일어날 가능성이 있으며, 유전물질인 NO또는 ONO의 두께가 100Å이하로, 커패시터 양전극간의 누설의 우려가 있고 물리적으로 취약한 문제가 있다.However, in the conventional capacitor, there is a possibility that a short circuit with an adjacent capacitor or data line may occur due to its structure, and the thickness of NO or ONO, which is a dielectric material, is 100 kΩ or less, and there is a possibility of leakage between the capacitor electrodes and physically weak. .
본 발명은 상술한 문제를 해결하기 위한 것으로, 고집적 반도체 메모리장치의 축전용량 증대 및 용적감소에 적당하도록 한 반도체 메모리장치를 제공하는 것을 그 목적으로 한다.SUMMARY OF THE INVENTION The present invention has been made to solve the above-described problem, and an object thereof is to provide a semiconductor memory device which is suitable for increasing the capacitance and reducing the volume of a highly integrated semiconductor memory device.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리장치는 스토리지노드와 유전체막과 플레이트전극이 평탄한 구조로 형성되고, 상기 유전체막이 상전성체 유전물질로 이루어진 커패시터를 구비하여 구성되는 것을 특징으로 한다.The semiconductor memory device of the present invention for achieving the above object is characterized in that the storage node, the dielectric film and the plate electrode is formed in a flat structure, the dielectric film comprises a capacitor made of a phase-electric dielectric material.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail the present invention.
제2도에 본 발명에 의한 반도체 메모리장치의 커패시터 구조를 도시하였다.2 illustrates a capacitor structure of a semiconductor memory device according to the present invention.
본 발명의 반도체 메모리장치는 반도체기판(10)상에 게이트절연막(11)과 게이트전극(12)과 소오스 및 드레인(13)으로 이루어진 트랜지스터가 형성되고, 상기 소오스 및 드레인(13)에 커패시터 스토리지노드(14)가 접속되고 이 스토리지노드 전면에 유전체막(15)과 커패시터 플레이트전극(17)이 차례로 형성되어 커패시터를 이루고 있다.In the semiconductor memory device of the present invention, a transistor including a gate insulating film 11, a gate electrode 12, a source and a drain 13 is formed on a semiconductor substrate 10, and a capacitor storage node is formed on the source and drain 13. (14) are connected, and the dielectric film 15 and the capacitor plate electrode 17 are sequentially formed on the entire storage node to form a capacitor.
본 발명의 반도체 메모리장치의 커패시터는 제2도에 도시된 바와 같이 스토리지노드(14)와 유전체막(15) 그리고 플레이트전극(17)이 평탄한 구조로 되어 있다.The capacitor of the semiconductor memory device of the present invention has a structure in which the storage node 14, the dielectric film 15, and the plate electrode 17 are flat.
상기 스토리지노드(14)와 플레이트전극(17)은 폴리실리콘으로 이루어지며, 유전체막(15)은 상전성체인 PbLaTiO3(Lead Lantanate Titanate)로 이루어지며 이 유전물질과 커패시터 양전극과의 접촉면에는 PbLaTiO3의 증착도를 개선시키기 위해 금 또는 알루미늄(16)이 형성되어 있다.Contact surface between the storage node 14 and made of a plate electrode 17 of polysilicon, a dielectric film 15 is made of a normal-conducting magnetic material of PbLaTiO 3 (Lead Lantanate Titanate) The dielectric material and the capacitor positive electrode has PbLaTiO 3 Gold or aluminum 16 is formed to improve the degree of deposition.
본 발명의 일실시예에 의하면, 상기 상전성체로 된 유전체막(15)의 두께는 500Å정도로 하는 것이 구조적인 안정을 기하는데 바람직하며, 커패시터 접촉면적은 1㎛X0.5㎛로 하고 축전면적은 0.5㎛2로 한다.According to one embodiment of the present invention, the thickness of the dielectric film 15 made of the phase-conductor is preferably about 500 GPa for structural stability. The capacitor contact area is 1 μm × 0.5 μm and the storage area is It is 0.5 micrometer <2> .
상기 PbLaTiO3의 합성은 고순도의 PbO, LaO, TiO2등의 산화물을 배합하여 700-750℃의 온도에서 소성시켜 각 산화물이 정량적 물(mole)비율로 반응하도록 하여 PbLaTiO3화합물 분말을 형성한다.Synthesis of the PbLaTiO 3 is a mixture of high-purity oxides such as PbO, LaO, TiO 2 and calcined at a temperature of 700-750 ℃ to react each oxide at a quantitative mole ratio to form a PbLaTiO 3 compound powder.
제3도는 PbLaTiO3유전체의 유전특성을 나타낸 것으로, 유전체에 가해진 전기장과 이에 반응하는 유전체의 축전 전하밀도를 나타낸 것이다.3 shows the dielectric properties of the PbLaTiO 3 dielectric, which shows the electric field applied to the dielectric and the storage charge density of the dielectric in response to the dielectric.
제3도에서 보듯이 PbLaTiO3유전체는 강전성체와 같이 히스테리시스에 의한 스위칭동작을 하지 않고 전기장의 변화에 따른 선형(linear)한 동작을 한다.As shown in FIG. 3, the PbLaTiO 3 dielectric does not perform hysteresis-like switching, like a ferroelectric, and performs a linear operation according to a change in an electric field.
전기장의 세기가 증가할수록 축전전하밀도의 증가는 둔화되어 포화상태로 진행한다.As the intensity of the electric field increases, the increase in the charge density decreases and proceeds to saturation.
제3도에서 변위벡터 D=εE (ε;유전율, E;전기장)이고, 다시 D=εoE+P(분극(pola-rization)) = εoE+χE(εo;진공의 유전율, χ;감수율(susceptibility)), 즉, D = (εo+χ)E이다. 제3도에서 전기장에 따른 곡선의 기울기가 감수율을 나타낸다.In FIG. 3, the displacement vector D = εE (ε; dielectric constant, E; electric field), and again D = ε o E + P (pola-rization) = ε o E + χE (ε o ; dielectric constant of vacuum, χ; susceptibility), that is, D = (ε o + χ) E. In Fig. 3, the slope of the curve according to the electric field indicates the susceptibility.
유전체의 진공에 대한 상태유전율을 εr라 하면 εr=ε/εo=(εo+χ)/εo=1+χ/εo이 므로 결국 축전용량 C=(εoεr,S)/d(d;유전막의 두께, S;유전막과 전극이 접촉면적)이 된다.If the dielectric constant of the dielectric for vacuum is ε r , then ε r = ε / ε o = (ε o + χ) / ε o = 1 + χ / ε o , so that the capacitance C = (ε o ε r , S ) / d (d; thickness of the dielectric film, S; contact area between the dielectric film and the electrode).
따라서 제3도의 특성곡선에서 εr을 산출하고 커패시터구조에서 S와 d를 설정하여 원하는 축전용량을 얻는다.Therefore, ε r is calculated from the characteristic curve of FIG. 3 and S and d are set in the capacitor structure to obtain a desired capacitance.
제4도는 여러가지 유전물질의 누설 특성을 도시한 것으로, 인가전압에 따른 누설전류밀도의 번화를 도시한 그래프이다.4 is a graph showing leakage characteristics of various dielectric materials, and shows the bleeding of leakage current density according to an applied voltage.
제4도에서 알 수 있는 바와 같이 PbLaTiO3은 인가전압에 따른 누설전류밀도의 변화가 심하지 않은 우수한 누설특성을 가지므로 유전특성이 우수함을 알 수 있다.As can be seen in FIG. 4, PbLaTiO 3 has excellent dielectric properties because the leakage current density does not change significantly according to the applied voltage.
이상과 같이 본 발명에 의하면, 커패시터의 체적감소에 의해 집적도가 증가하게 되며 커패시터의 유전특성이 향상되게 된다.As described above, according to the present invention, the degree of integration is increased by the volume reduction of the capacitor, and the dielectric property of the capacitor is improved.
제1도는 종래의 반도체 메모리장치 구조도1 is a structural diagram of a conventional semiconductor memory device
제2도는 본 발명의 반도체 메모리장치 구조도2 is a structural diagram of a semiconductor memory device of the present invention.
제3도는 본 발명의 커패시터 유전물질의 유전특성을 도시한 도면3 is a diagram showing the dielectric properties of the capacitor dielectric material of the present invention
제4도는 유전물질들의 인가전압에 따른 누설전류밀도의 변화를 도시한 도면4 is a diagram illustrating a change in leakage current density according to an applied voltage of dielectric materials.
*도면의 주요부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *
10. 반도체기판 11. 게이트절연막10. Semiconductor substrate 11. Gate insulating film
12. 게이트전극 13. 소오스 및 드레인12. Gate electrode 13. Source and drain
14. 스토리지노드 15. 유전체막14. Storage Node 15. Dielectric Film
16. 금 또는 알루미늄 17. 플레이트전극16. Gold or aluminum 17. Plate electrodes
Claims (2)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940010784A KR100421898B1 (en) | 1994-05-17 | 1994-05-17 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940010784A KR100421898B1 (en) | 1994-05-17 | 1994-05-17 | Semiconductor memory device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR950034735A KR950034735A (en) | 1995-12-28 |
| KR100421898B1 true KR100421898B1 (en) | 2004-06-04 |
Family
ID=37323524
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019940010784A KR100421898B1 (en) | 1994-05-17 | 1994-05-17 | Semiconductor memory device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100421898B1 (en) |
-
1994
- 1994-05-17 KR KR1019940010784A patent/KR100421898B1/en not_active IP Right Cessation
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|---|---|
| KR950034735A (en) | 1995-12-28 |
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