KR100418120B1 - Method For Manufacturing Semiconductor Devices - Google Patents
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Abstract
본 발명은 반도체소자의 제조방법을 제공한다. 본 발명은 건식 식각공정에 의해 식각하여야 할 식각층과, 식각하지 않아야 할 하부층 사이에 식각 억제층을 형성시킨다. 상기 건식 식각공정의 식각 에천트는 상기 식각 억제층과 반응함으로써 상기 식각 억제층 상에 보호막을 형성시키므로 상기 식각공정을 자체적으로 종료시킬 수가 있다.The present invention provides a method for manufacturing a semiconductor device. The present invention forms an etching inhibiting layer between an etching layer to be etched by a dry etching process and a lower layer not to be etched. The etching etchant of the dry etching process forms a protective film on the etching inhibiting layer by reacting with the etching inhibiting layer, thereby allowing the etching process to terminate itself.
따라서, 본 발명은 상기 식각층의 식각종료를 자체적으로 이루므로 상기 하부층의 식각 손상을 일으키지 않고 상기 식각층을 식각할 수 있다. 그 결과, 식각공정의 정확성, 안정성과 같은 신뢰성을 향상시킬 수가 있다. 또한, 웨이퍼의 전면에 대해 식각 균일성을 향상시킬 수가 있다.Therefore, the present invention can be etched the etching layer without causing an etching damage of the lower layer because the etching termination of the etching layer itself. As a result, reliability such as accuracy and stability of the etching process can be improved. In addition, etching uniformity can be improved with respect to the entire surface of the wafer.
Description
본 발명은 반도체소자의 제조방법에 관한 것으로, 더욱 상세하게는 식각층의 식각 종료를 정확하게 조절함으로써 건식 식각공정의 신뢰성을 향상시키도록 한 반 도체소자의 제조방법에 관한 것이다.The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of manufacturing a semiconductor device to improve the reliability of the dry etching process by precisely controlling the end of etching of the etching layer.
일반적으로, 건식 식각공정은 감광막을 마스크층으로 이용하여 반도체 기판 상의 식각할 층을 선택적으로 식각하는 경우와, 상기 마스크층을 이용하지 않고 상기 반도체 기판 상의 식각할 층을 전면적으로 식각하는 경우로 구분될 수 있다. 이들 두 경우에 있어서, 식각할 층과, 그 하부층인 식각하지 않아야 할 층 또는 상기 감광막간의 식각 속도 차이에 의해 건식 식각공정의 조절이 이루어지지만, 상기 하부층이 어느 정도 식각되므로 반도체소자의 특성이 악화되기 쉽다.In general, the dry etching process is divided into a case of selectively etching a layer to be etched on a semiconductor substrate using a photosensitive film as a mask layer, and a case of entirely etching the layer to be etched on the semiconductor substrate without using the mask layer. Can be. In these two cases, the dry etching process is controlled by the difference in etching rates between the layer to be etched, the layer not to be etched or the photosensitive film, but the characteristics of the semiconductor device deteriorate because the lower layer is etched to some extent. Easy to be
이를 방지하기 위해 건식 식각공정의 식각량을 조절하기 위한 여러 가지 도구와 방법들이 제안되어 왔다. 이러한 방법들중의 하나가 식각종점 조절방법이 크게 주목을 받고 있다. 상기 식각종점 조절방법을 구현하기 방식으로는 광학적인 방식, 전기적인 방식, 화학적인 방식 등이 많이 연구되어 왔고 현재 사용되고 있다. 그 중에서도 가장 많이 사용되는 방식이 광학적인 방식인데, 이는 외부 광학장비를 이용하여 특정 물질에서 나오는 파장의 세기를 측정하고 그 측정값의 변화에 따라 식각 정도를 추측함으로써 식각종점을 조절한다.In order to prevent this, various tools and methods for controlling the etching amount of the dry etching process have been proposed. One of these methods has attracted much attention for the method of controlling the etching endpoint. As a method of implementing the etching end point control method has been studied a lot of optical methods, electrical methods, chemical methods and the like are currently used. The most commonly used method is the optical method, which uses an external optical device to measure the intensity of a wavelength emitted from a specific material and adjust the etching end point by estimating the degree of etching according to the change of the measured value.
그런데, 상기 광학적 방식에 의한 식각종점이라는 것이 실제적인 웨이퍼의 상태를 나타낸다고 할 수 없다. 즉, 상기 웨이퍼에서 검출된 광학적 신호, 또는 화학적 성분이 상기 웨이퍼의 상태에 대한 간접적인 상황을 의미하므로 식각공정이 진행될 때에는 상기 식각할 층을 원하는 식각량보다 많이 식각함으로써 상기 웨이퍼의 전면에 대한 보상을 해주어야 하고, 때로는 상기 웨이퍼의 단면을 확인함으로써 상기 식각공정의 정확한 진행 여부를 확인하여야 한다.However, the end point of etching by the optical method does not indicate the actual state of the wafer. That is, since the optical signal or chemical component detected in the wafer means an indirect situation with respect to the state of the wafer, when the etching process is performed, the entire surface of the wafer is compensated by etching the layer to be etched more than desired etching amount. In some cases, it is necessary to check the cross section of the wafer to confirm whether the etching process is performed correctly.
또한, 선택적인 식각이 필요한 경우가 등장하는 현재의 식각공정에서는 기존의 식각장치의 식각 케미컬이나 환경 변경에 의존하는 경우가 대부분인데, 이러한 경우에도 상기 식각하여야 할 층과 그 하부층인 식각하지 않아야 할 층에 대한 완전한 선택성의 확보가 어렵다. 그 결과, 상기 식각하지 않아야 할 층의 식각 손상을 방지할 수가 없다.In addition, in the current etching process in which selective etching is required, most of the etching processes depend on the etching chemicals or the environmental change of the existing etching apparatus. In this case, the layer to be etched and the layer below it should not be etched. It is difficult to ensure complete selectivity for the layer. As a result, the etching damage of the layer which should not be etched cannot be prevented.
더욱이, 종래의 광학적 방식은 웨이퍼의 전면에 대한 균일성을 확보하기가 어렵고, 별도의 광학장치를 설치하여야 하고, 상기 별도의 광학장치에 따른 프로그램적 투자가 필요하다.In addition, the conventional optical method is difficult to ensure uniformity of the front surface of the wafer, it is necessary to install a separate optical device, and requires a programmatic investment according to the separate optical device.
따라서, 본 발명의 목적은 식각종점 조절에 대한 추가적인 비용을 부담없이도 식각할 층과 그 하부층인 식각하지 않아야 할 층 사이의 식각 선택성을 높이도록 한 반도체소자의 제조방법을 제공하는데 있다.Accordingly, an object of the present invention is to provide a method of manufacturing a semiconductor device to increase the etching selectivity between the layer to be etched and the layer which is not to be etched, without additional costs for the etching end point adjustment.
본 발명의 다른 목적은 웨이퍼의 전면에 대한 균일성을 확보하도록 한 반도체소자의 제조방법을 제공하는데 있다.Another object of the present invention is to provide a method for manufacturing a semiconductor device to ensure uniformity over the entire surface of the wafer.
도 1 내지 도 4는 본 발명에 의한 반도체소자의 제조방법을 나타낸 단면 공정도.1 to 4 are cross-sectional process diagrams showing a method for manufacturing a semiconductor device according to the present invention.
이와 같은 목적을 달성하기 위한 본 발명에 의한 반도체소자의 제조방법은The semiconductor device manufacturing method according to the present invention for achieving the above object is
반도체 기판 상에 하부층과 식각 억제층 및 식각층을 형성시키고, 상기 식각층의 일부분 상에 감광막의 패턴을 형성시키는 단계;Forming a lower layer, an etch inhibiting layer, and an etching layer on the semiconductor substrate, and forming a pattern of the photoresist on a portion of the etching layer;
상기 감광막의 패턴을 마스크로 이용하여 상기 식각층을 건식 식각공정에 의해 식각시킴으로서 상기 식각 억제층을 노출시키는 단계; 및Exposing the etch stop layer by etching the etch layer by a dry etching process using the pattern of the photoresist as a mask; And
상기 노출된 식각 억제층 상에 보호막을 형성시키는 단계를 포함하는 것을 특징으로 한다.And forming a protective film on the exposed etch inhibiting layer.
바람직하게는, 상기 보호막을 상기 건식 식각공정의 식각 에천트와 상기 식각 억제층을 반응시킴으로써 상기 식각 억제층 상에 형성시킬 수 있다.Preferably, the protective film may be formed on the etching inhibiting layer by reacting the etching etchant of the dry etching process with the etching inhibiting layer.
바람직하게는, 상기 건식 식각공정의 식각 에천트로서 CxFy 계열의 화학물질을 사용하며 상기 식각 억제층을 SixHy의 성분층으로 형성할 수 있다.Preferably, as the etching etchant of the dry etching process, CxFy-based chemicals may be used, and the etch inhibiting layer may be formed as a component layer of SixHy.
이하, 본 발명에 의한 반도체소자의 제조방법을 첨부된 도면을 참조하여 상세히 설명하기로 한다.Hereinafter, a method of manufacturing a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings.
도 1 내지 도 4는 본 발명에 의한 반도체소자의 제조방법을 나타낸 단면 공정도이다.1 to 4 are cross-sectional process diagrams illustrating a method of manufacturing a semiconductor device according to the present invention.
도 1을 참조하면, 먼저, 반도체 기판(10), 예를 들어 P형 단결정 실리콘 기판의 액티브영역을 한정하기 위해 상기 반도체 기판(10)의 필드영역에 산화막과 같은 아이솔레이션층(도시 안됨)을 형성시킨다. 여기서, 상기 아이솔레이션층이 샐로우 트렌치 아이솔레이션(Shallow Trench Isolation: STI) 공정에 의해 형성된다. 또한, 상기 아이솔레이션층은 로코스(LOCOS: Local Oxidation of Silicon) 공정 등에 의해 형성되는 것도 가능하다. 물론, 상기 반도체 기판(10)에는 반도체소자를 위한 트랜지스터의 게이트 전극 및 소오스/드레인 이외에 다양한 요소들이 형성될 수 있음은 자명한 사실이다.Referring to FIG. 1, first, an isolation layer (not shown) such as an oxide film is formed in a field region of the semiconductor substrate 10 to define an active region of the semiconductor substrate 10, for example, a P-type single crystal silicon substrate. Let's do it. Here, the isolation layer is formed by a shallow trench isolation (STI) process. In addition, the isolation layer may be formed by a LOCOS (Local Oxidation of Silicon) process. Of course, it is obvious that the semiconductor substrate 10 may include various elements other than the gate electrode and the source / drain of the transistor for the semiconductor device.
이어서, 상기 반도체 기판(10)의 일부분에 하부층(11)을 형성시키고, 상기 하부층(11) 상에 식각 억제층(13)을 적층시키고, 상기 식각 억제층(13) 상에 식각층(15), 예를 들어 산화막을 적층시킨다.Subsequently, a lower layer 11 is formed on a portion of the semiconductor substrate 10, an etch inhibiting layer 13 is stacked on the lower layer 11, and an etch layer 15 is disposed on the etch inhibiting layer 13. For example, an oxide film is laminated.
여기서, 상기 하부층(11)은 상기 식각층(15)의 식각 에천트에 대하여 쉽게 식각 손상을 받을 수 있는 재질로 구성된다. 상기 식각 억제층(13)은 상기 식각층(11)의 건식 식각용 에천트와의 반응을 억제시키는 재질, 예를 들어실리콘(Si) 성분과 수소(H2) 성분이 많이 첨가된 물질, 즉 SixHy의 성분층으로 구성된다. 또한, 상기 식각 억제층(13)을 상기 식각층(15)의 아래에 위치시키는 것은 상기 식각층(15)의 정확한 식각을 이루고 아울러 상기 하부층(11)을 식각으로부터 보호하여주기 위함이다.Here, the lower layer 11 is made of a material that can be easily etched damage to the etching etchant of the etching layer 15. The etch inhibiting layer 13 is a material for inhibiting the reaction of the etching layer 11 with the etchant for dry etching, for example, a material in which a large amount of silicon (Si) component and hydrogen (H 2 ) component are added, ie It consists of a component layer of SixHy. In addition, the etching inhibiting layer 13 is positioned below the etching layer 15 in order to form an accurate etching of the etching layer 15 and to protect the lower layer 11 from etching.
상기 식각층(15)의 식각 에천트로는 CxFy계열의 화학물질이 주로 사용되며, 상기 식각 에천트의 플로린(F)이 상기 식각 억제층(13)의 수소(H2)와 결합하면서 상기 식각 억제층(13)의 표면 상에 도 3의 보호막(19)을 형성한다. 이는 상기 식각층(15)의 식각 정지를 자체적으로 이루어준다.As an etching etchant of the etching layer 15, CxFy-based chemicals are mainly used, and the fluorine (F) of the etching etchant binds to the hydrogen (H 2 ) of the etching inhibiting layer 13 to suppress the etching. The protective film 19 of FIG. 3 is formed on the surface of the layer 13. This makes the etching stop of the etching layer 15 by itself.
상기 식각층(15)의 적층이 완료되고 나면, 사진공정을 이용하여 상기 식각층(15) 상에 식각 마스크로서의 감광막(17)을 스핀 코팅시킨 후 상기 식각층(15)의 원하는 패턴이 형성될 영역의 식각층(15) 상에 감광막(17)의 패턴을 형성시킨다.After the lamination of the etch layer 15 is completed, the desired pattern of the etch layer 15 may be formed by spin coating the photoresist layer 17 as an etch mask on the etch layer 15 using a photolithography process. The pattern of the photosensitive film 17 is formed on the etching layer 15 of the region.
도 2를 참조하면, 건식 식각공정, 예를 들어 반응성 이온 에칭 공정용 식각 장치(도시 안됨)에 상기 반도체 기판(10)을 안착시키고 나서 상기 식각장치의 내부 조건, 즉 온도, 압력, 고주파(RF) 파워 등을 상기 식각층(11)의 식각에 적합한 안정된 조건으로 만들어준다. 이러한 조건에서 상기 식각장치의 내부에 가스 상태의 식각 에천트, 예를 들어 CxFy계열의 화학물질을 유입시켜주면, 상기 감광막(17)의 패턴에 의해 마스킹되지 않은, 노출된 부분의 식각층(15)이 선택적으로 식각되기 시작한다.Referring to FIG. 2, the semiconductor substrate 10 is seated in an etching apparatus (not shown) for a dry etching process, for example, a reactive ion etching process, and then internal conditions of the etching apparatus, that is, temperature, pressure, and high frequency (RF). ) Power and the like are made in a stable condition suitable for the etching of the etching layer (11). In such a condition, when a gaseous etching etchant, for example, a CxFy-based chemical is introduced into the etching apparatus, the etching layer 15 of the exposed portion, which is not masked by the pattern of the photoresist layer 17, is introduced. ) Is selectively etched.
이때, 상기 식각 에천트와 상기 식각층(15)이 반응함으로써 휘발성 반응 생성물을 만드는데, 이는 상기 식각층(15)의 원활한 식각을 위해 상기 식각장치의 외부에 설치된 배기용 펌프(도시 안됨)에 의해 배기된다.At this time, the etching etchant and the etching layer 15 react to make a volatile reaction product, which is provided by an exhaust pump (not shown) installed outside of the etching apparatus for smooth etching of the etching layer 15. Exhausted.
도 3을 참조하면, 상기 식각층(15)의 식각이 일정 시간동안 진행되고 나면, 상기 식각 억제층(13)의 노출된다. 이때, 상기 식각층(15)의 식각 종료가 자체적으로 이루어질 수 있다. 한편, 상기 식각 억제층(13) 상에 상기 식각층(15)이 일부 잔존할 가능성이 있으므로 상기 식각 억제층(13) 상의 식각층(15)을 완전히 제거하기 위해 상기 식각층(15)의 과식각(Over Etching)을 진행시키는 것이 바람직하다.Referring to FIG. 3, after the etching of the etching layer 15 is performed for a predetermined time, the etching inhibiting layer 13 is exposed. At this time, the etching of the etching layer 15 may be completed by itself. Meanwhile, since the etching layer 15 may partially remain on the etching inhibiting layer 13, overeating the etching layer 15 to completely remove the etching layer 15 on the etching inhibiting layer 13. It is preferable to proceed with Over Etching.
상기 식각 억제층(13)이 노출되면, 상기 식각 에천트의 플로린(F)이 상기 식각 억제층(13)의 수소(H2)와 결합하면서 상기 식각 억제층(13)의 표면 상에 비휘발성 보호막(19)을 생성시킨다. 상기 보호막(19)이 상기 식각 억제층(13)을 상기 건식 식각으로부터 보호하는 역할을 한다. 따라서, 상기 식각층(15)의 식각공정이 더 이상 진행되지 않고 자체적으로 정지될 수가 있다.When the etch inhibiting layer 13 is exposed, the fluorine (F) of the etch etchant is combined with hydrogen (H 2 ) of the etch inhibiting layer 13 while being nonvolatile on the surface of the etch inhibiting layer 13. The protective film 19 is produced. The protective layer 19 serves to protect the etch inhibiting layer 13 from the dry etching. Therefore, the etching process of the etching layer 15 may not stop any longer and may be stopped by itself.
이후, 도 4에 도시된 바와 같이, 상기 감광막(17)의 패턴을 제거함으로써 본 발명의 공정을 완료한다.Thereafter, as shown in FIG. 4, the process of the present invention is completed by removing the pattern of the photosensitive film 17.
따라서, 본 발명은 상기 식각 억제층(13)을 상기 식각층(15)과 상기 하부층(11) 사이에 개재시킴으로써 종래와 달리 상기 식각층의 식각량 조절에 대한 각별한 주의를 기울이지 않더라도 상기 식각층(15)이 모두 식각되고 나면, 상기 식각공정이 자체적으로 종료되므로 상기 하부층(11)의 식각 손상을 예방 가능하다.더욱이, 상기 식각공정이 자체적으로 종료되기 때문에 식각 종료 조절에 대한 추가 비용이나 추가 설비에 대한 경제적 부담을 해소할 수 있다. 또한, 웨이퍼의 전면에 대해 균일한 식각 진행을 이룰 수가 있다. 그 결과, 상기 식각공정이 그만큼 수훨해지고 식각공정의 정확성이 높아지며 신뢰성이 향상된다.Therefore, in the present invention, the etching inhibiting layer 13 is interposed between the etching layer 15 and the lower layer 11, unlike the prior art, even though special attention is not paid to the etching amount control of the etching layer. After all 15) is etched, the etching process is terminated by itself, thereby preventing etching damage of the lower layer 11. Further, since the etching process is terminated by itself, additional costs or additional facilities for controlling the etching termination are completed. Can alleviate the economic burden of In addition, a uniform etching progress can be achieved with respect to the entire surface of the wafer. As a result, the etching process is much higher, the accuracy of the etching process is increased, and the reliability is improved.
반면에, 상기 식각 억제층(13)을 사용하지 않는 기존의 식각공정에서는 상기 하부층(11)의 식각 손상을 방지하기 위해 상기 식각층(15)의 식각량의 정확한 조절이 매우 중요하므로 상기 식각량이 부정확한 경우에는 상기 하부층(11)이 쉽게 식각 손상을 받기가 쉽다.On the other hand, in the conventional etching process that does not use the etching inhibiting layer 13, in order to prevent the etching damage of the lower layer 11, the precise control of the etching amount of the etching layer 15 is very important, so the etching amount In case of inaccuracy, the lower layer 11 is susceptible to etch damage.
한편, 이와 같은 본 발명의 원리를 자기정합(Self-alignment) 식각이나 다마신(Damascene) 식각의 경우에 유용하게 적용할 수가 있다.On the other hand, the principles of the present invention can be usefully applied in the case of self-alignment etching or damascene etching.
이상에서 상세히 설명한 바와 같이, 본 발명에 의한 반도체소자의 제조방법은 건식 식각공정에 의해 식각하여야 할 식각층과, 식각하지 않아야 할 하부층 사이에 식각 억제층을 형성시킨다. 상기 건식 식각공정의 식각 에천트는 상기 식각 억제층과 반응함으로써 상기 식각 억제층 상에 보호막을 형성시키므로 상기 식각공정을 자체적으로 종료시킬 수가 있다.As described in detail above, the method of manufacturing a semiconductor device according to the present invention forms an etching inhibiting layer between an etching layer to be etched by a dry etching process and a lower layer which is not to be etched. The etching etchant of the dry etching process forms a protective film on the etching inhibiting layer by reacting with the etching inhibiting layer, thereby allowing the etching process to terminate itself.
따라서, 본 발명은 상기 식각층의 식각종료를 자체적으로 이루므로 상기 하부층의 식각 손상을 일으키지 않고 상기 식각층을 식각할 수 있다. 그 결과, 식각공정의 정확성, 안정성과 같은 신뢰성을 향상시킬 수가 있다. 또한, 웨이퍼의 전면에 대해 식각 균일성을 향상시킬 수가 있다.Therefore, the present invention can be etched the etching layer without causing an etching damage of the lower layer because the etching termination of the etching layer itself. As a result, reliability such as accuracy and stability of the etching process can be improved. In addition, etching uniformity can be improved with respect to the entire surface of the wafer.
한편, 본 발명은 도시된 도면과 상세한 설명에 기술된 내용에 한정하지 않으며 본 발명의 사상을 벗어나지 않는 범위 내에서 다양한 형태의 변형도 가능함은 이 분야에 통상의 지식을 가진 자에게는 자명한 사실이다.On the other hand, the present invention is not limited to the contents described in the drawings and detailed description, it is obvious to those skilled in the art that various modifications can be made without departing from the spirit of the invention. .
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Citations (4)
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| JPH11297702A (en) * | 1998-04-07 | 1999-10-29 | Miyazaki Oki Electric Co Ltd | Formation method for aluminum alloy wiring |
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2001
- 2001-12-22 KR KR10-2001-0083545A patent/KR100418120B1/en not_active IP Right Cessation
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Also Published As
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| KR20030053366A (en) | 2003-06-28 |
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