KR100413808B1 - Light emitting device using GaN series III-V group nitride semiconductor material and method for manufacturing the same - Google Patents
Light emitting device using GaN series III-V group nitride semiconductor material and method for manufacturing the same Download PDFInfo
- Publication number
- KR100413808B1 KR100413808B1 KR10-2000-0077746A KR20000077746A KR100413808B1 KR 100413808 B1 KR100413808 B1 KR 100413808B1 KR 20000077746 A KR20000077746 A KR 20000077746A KR 100413808 B1 KR100413808 B1 KR 100413808B1
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- compound semiconductor
- semiconductor layer
- delete delete
- substrate
- Prior art date
Links
Abstract
GaN계 III-V족 질화물 반도체 발광 소자 및 그 제조 방법에 관해 개시되어 있다. 본 발명은 고 저항성 기판을 사이에 두고 대향하는 제1 및 제2 전극과 상기 고 저항성 기판과 상기 제2 전극사이에 광 방출을 위한 물질층 또는 레이징을 위한 물질층을 구비하되, 상기 제1 전극이 상기 고 저항성 기판의 식각된 부분을 통해서 노출된 상기 물질층과 접촉된 것을 특징으로 하는 발광 소자 및 그 제조 방법을 제공한다.A GaN-based group III-V nitride semiconductor light emitting device and a method of manufacturing the same are disclosed. The present invention includes a first and second electrodes facing each other with a high resistive substrate interposed therebetween, and a material layer for emitting light or a layer of material for lasing between the high resistive substrate and the second electrode. And an electrode is in contact with the material layer exposed through an etched portion of the highly resistive substrate.
Description
본 발명은 반도체 발광 소자 및 그 제조 방법에 관한 것으로써, 자세하게는 GaN계 III-V족 질화물 반도체 발광 소자 및 그 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor light emitting device and a method for manufacturing the same, and more particularly, to a GaN group III-V nitride semiconductor light emitting device and a method for manufacturing the same.
가시광 단파장 영역의 발광 소자로써 화합물 반도체를 이용한 발광 다이오드나 레이저 다이오드는 널리 공지되어 있으나, 그 중에서 III족 질화물 반도체는 천이 방식이 전자-정공의 재결합에 의한 발광 확률이 높은 직접 천이형이기 때문에 발광 효율이 높고 청색 발광이 가능하다. 때문에 이를 이용한 발광 소자, 곧 발광 다이오드나 레이저 다이오드는 특히 주목되고 있다.Although light emitting diodes and laser diodes using compound semiconductors are widely known as light emitting devices in the visible light short wavelength region, among them, group III nitride semiconductors have a light emission efficiency because the transition method is a direct transition type with a high probability of emission due to electron-hole recombination. This high and blue light emission is possible. Therefore, a light emitting device using the same, that is, a light emitting diode or a laser diode is particularly attention.
종래 기술에 의한 GaN계 III-V족 질화물 반도체를 이용한 발광 소자의 하나인 발광 다이오드는 도 1에 도시된 바와 같이 사파이어 기판(10) 상에 n-GaN층(12)이 구비되어 있다. n-GaN층(12)은 제1 및 제2 영역(R1, R2)으로 구분되어 있다. 제1 영역(R1)은 제2 영역(R2)에 비해 상대적으로 폭이 넓고, 형성된 후 식각의 영향을 받지 않은 영역이다. 반면, 제2 영역(R2)은 형성된 후 식각의 영향을 받아서 제1 영역(R1)에 비해 그 두께가 얇다. 따라서, n-GaN층(12)의 제1 및 제2 영역(R, R2) 사이에 단차가 존재한다. n-GaN층(12)의 제1 영역(R1) 상에 활성층(14), p-GaN층(16) 및 투광성 p형 전극(18)이 순차적으로 구비되어 있고, 투광성 p형 전극층(18) 상에 패키지 단계에서의 본딩을 위한 패드층(20)이 구비되어 있다. n-GaN층(12)의 제2 영역(R2) 상에 n형 전극(22)이 구비되어 있다.A light emitting diode, which is one of light emitting devices using GaN-based III-V nitride semiconductors according to the prior art, is provided with an n-GaN layer 12 on a sapphire substrate 10 as shown in FIG. The n-GaN layer 12 is divided into first and second regions R1 and R2. The first region R1 is relatively wider than the second region R2 and is not affected by etching after being formed. On the other hand, the second region R2 is thinner than the first region R1 due to the etching after being formed. Accordingly, there is a step between the first and second regions R and R2 of the n-GaN layer 12. The active layer 14, the p-GaN layer 16, and the transparent p-type electrode 18 are sequentially provided on the first region R1 of the n-GaN layer 12, and the transparent p-type electrode layer 18 is provided. The pad layer 20 is provided on the package for bonding at the package stage. The n-type electrode 22 is provided on the second region R2 of the n-GaN layer 12.
한편, 도 2를 참조하면, 종래 기술에 의한 GaN계 III-V족 질화물 반도체를이용한 발광 소자의 하나인 레이저 다이오드는 사파이어 기판(10) 상에 n-GaN층(12)이 존재한다. n-GaN층(12)은 발광 다이오드의 그것과 동일하게 제1 및 제2 영역(R1, R2)으로 구분되어 있고, 제2 영역(R2) 상에 n형 전극(40)이 구비되어 있다. n-GaN층(12)의 제1 영역(R1) 상에 n-AlGaN/GaN층(24)이 구비되어 있고, 이 층 상에 n-AlGaN/GaN층(24)보다 굴절률이 높은 n-GaN 도파층(26), n-GaN 도파층(26)보다 굴절률이 높은 활성층(28, InGaN층), 활성층(28)보다 굴절률이 낮은 p-GaN 도파층(30)으로 구성되는 공진기층이 구비되어 있다. p-GaN 도파층(30) 상에 이보다 굴절률이 낮은 p-AlGaN/GaN층(32)이 구비되어 있다. p-AlGaN/GaN층(32)은 상부 가운데 부분이 돌출된 리지(혹은 리브) 형태로 형성되어 있다. p-AlGaN/GaN층(32)의 상기 돌출된 부분 상에 p-GaN층(34)이 구비되어 있다. 리지 형태의 p-AlGaN/GaN층(32)의 전면은 보호막(36)으로 덮여 있다. p-GaN층(34)의 전류 통로가 되는 가운데 부분을 제외한 양측 일부 영역도 보호막(36)으로 덮여 있다. 보호막(36) 상에 p-GaN층(34)의 전면과 접촉되는 p형 전극(38)이 구비되어 있다.Meanwhile, referring to FIG. 2, in the laser diode, which is one of light emitting devices using GaN-based III-V nitride semiconductors according to the related art, an n-GaN layer 12 is present on the sapphire substrate 10. The n-GaN layer 12 is divided into first and second regions R1 and R2 similarly to that of the light emitting diode, and the n-type electrode 40 is provided on the second region R2. The n-AlGaN / GaN layer 24 is provided on the first region R1 of the n-GaN layer 12, and the n-GaN has a higher refractive index than the n-AlGaN / GaN layer 24 on the layer. A resonator layer including a waveguide 26, an active layer 28 (InGaN layer) having a higher refractive index than the n-GaN waveguide layer 26, and a p-GaN waveguide layer 30 having a lower refractive index than the active layer 28 is provided. have. A p-AlGaN / GaN layer 32 having a lower refractive index is provided on the p-GaN waveguide layer 30. The p-AlGaN / GaN layer 32 is formed in the form of a ridge (or rib) protruding from the upper middle portion. The p-GaN layer 34 is provided on the protruding portion of the p-AlGaN / GaN layer 32. The entire surface of the ridge-type p-AlGaN / GaN layer 32 is covered with a protective film 36. Partial regions on both sides of the p-GaN layer 34 are also covered with the protective film 36 except for the center portion of the p-GaN layer 34. The p-type electrode 38 in contact with the entire surface of the p-GaN layer 34 is provided on the passivation layer 36.
이와 같이, 종래 기술에 의한 GaN계 III-V족 질화물 반도체를 이용한 발광 다이오드나 레이저 다이오드는 n형 및 p형 전극이 모두 동일한 방향으로 구비되어 있다. 따라서, 패키지 단계에서 동일한 면에 대해 두 개의 와이어를 본딩해야 하므로 패키지 공정이 복잡하고 공정에 소요되는 시간이 길어질 수 있다. 그리고 n형 전극은 깊게 식각된 부분에 구비되어 있고 이로 인해 n형 및 p형 전극 사이에는 큰 단차가 존재하므로, 패키지 불량이 증가될 수 있다. 또한, n-GaN층(12)의 제2영역(R2)은 구조상으로 볼 때, 발광 다이오드의 경우는 p형 전극(18)을 형성한 후 또는 p-GaN층(16)을 형성한 후의 결과물에서, 레이저 다이오드의 경우는 p-AlGaN/GaN층(32)을 형성한 후의 결과물에서 제2 영역(R2)에 해당되는 부분을 식각함으로써 형성되기 때문에, 결국 제2 영역(R2) 상에 n형 전극(18)을 형성하기 위해서는 별도의 사진 및 식각 공정이 필요하므로 상기한 발광 소자의 제조 공정 및 시간이 길어질 수 있다.As described above, in the light emitting diode and the laser diode using the GaN-based III-V nitride semiconductor according to the prior art, both the n-type and p-type electrodes are provided in the same direction. As a result, two wires need to be bonded to the same side in the package step, which makes the packaging process complicated and the time required for the process. In addition, since the n-type electrode is provided in the deeply etched portion and there is a large step between the n-type and p-type electrodes, the package defect may increase. In addition, the second region R2 of the n-GaN layer 12 is structurally the result of the light emitting diode after forming the p-type electrode 18 or after forming the p-GaN layer 16. In the case of the laser diode is formed by etching the portion corresponding to the second region (R2) in the result after forming the p-AlGaN / GaN layer 32, eventually the n-type on the second region (R2) In order to form the electrode 18, a separate photographic and etching process is required, and thus the manufacturing process and time of the light emitting device may be lengthened.
따라서, 본 발명이 이루고자하는 기술적 과제는 상술한 종래 기술의 문제점을 개선하기 위한 것으로서, 전극 형성과 관련된 사진 및 식각 공정을 줄여서 소자의 제조 공정 및 시간을 줄일 수 있고, 패키지 공정을 단순화하면서도 불량은 줄일 수 있는 GaN계 III-V족 질화물 반도체 발광 소자를 제공함에 있다.Therefore, the technical problem to be achieved by the present invention is to improve the above-described problems of the prior art, it is possible to reduce the manufacturing process and time of the device by reducing the photo and etching process associated with the electrode formation, simplifying the packaging process, The present invention provides a GaN-based III-V nitride semiconductor light emitting device that can be reduced.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 발광 소자의 제조 방법을 제공함에 있다.Another object of the present invention is to provide a method of manufacturing the light emitting device.
도 1은 종래 기술에 의한 GaN계 III-V족 질화물 반도체 발광 소자의 단면도로써, 발광 다이오드(LED)의 단면도이다.1 is a cross-sectional view of a GaN-based III-V nitride semiconductor light emitting device according to the prior art, which is a cross-sectional view of a light emitting diode (LED).
도 2는 종래 기술에 의한 GaN계 III-V족 질화물 반도체 발광 소자의 단면도로써, 레이저 다이오드의 단면도이다.2 is a cross-sectional view of a GaN-based III-V nitride semiconductor light emitting device according to the prior art, which is a cross-sectional view of a laser diode.
도 3 내지 도 6은 각각 본 발명의 제1 내지 제4 실시예에 의한 GaN계 III-V족 질화물 반도체 발광 소자의 단면도들로써, 발광 다이오드에 대한 단면도들이다.3 to 6 are cross-sectional views of GaN-based III-V nitride semiconductor light emitting devices according to the first to fourth embodiments of the present invention, respectively.
도 7 및 도 8은 각각 본 발명의 제5 및 제6 실시예에 의한 GaN계 III-V족 질화물 반도체 발광 소자의 단면도들로써, 레이저 다이오드에 대한 단면도들이다.7 and 8 are cross-sectional views of a GaN-based III-V nitride semiconductor light emitting device according to fifth and sixth embodiments of the present invention, respectively, and are cross-sectional views of a laser diode.
도 9 내지 도 13은 본 발명의 제1 실시예에 의한 GaN계 III-V족 질화물 반도체 발광 소자의 제조 방법을 단계별로 나타낸 단면도들이다.9 to 13 are cross-sectional views sequentially illustrating a method of manufacturing a GaN-based III-V nitride semiconductor light emitting device according to a first embodiment of the present invention.
도 14 및 도 15는 본 발명의 제2 실시예에 의한 GaN계 III-V족 질화물 반도체 발광 소자의 제조 방법을 단계별로 나타낸 단면도들이다.14 and 15 are cross-sectional views sequentially illustrating a method of manufacturing a GaN-based III-V nitride semiconductor light emitting device according to a second embodiment of the present invention.
도 16 내지 도 18은 본 발명의 제3 실시예에 의한 GaN계 III-V족 질화물 반도체 발광 소자의 제조 방법을 단계별로 나타낸 단면도들이다.16 to 18 are cross-sectional views sequentially illustrating a method of manufacturing a GaN-based III-V nitride semiconductor light emitting device according to a third embodiment of the present invention.
도 19 및 도 20은 본 발명의 제4 실시예에 의한 GaN계 III-V족 질화물 반도체 발광 소자의 제조 방법의 일부 단계를 나타낸 단면도들이다.19 and 20 are cross-sectional views illustrating some steps of a method of manufacturing a GaN-based III-V nitride semiconductor light emitting device according to a fourth embodiment of the present invention.
도 21 내지 도 26은 본 발명의 제5 실시예에 의한 GaN계 III-V족 질화물 반도체 발광 소자의 제조 방법을 단계별로 나타낸 단면도들이다.21 to 26 are cross-sectional views sequentially illustrating a method of manufacturing a GaN-based III-V nitride semiconductor light emitting device according to a fifth embodiment of the present invention.
도 27 내지 도 29는 본 발명의 제6 실시예에 의한 GaN계 III-V족 질화물 반도체 발광 소자의 제조 방법을 단계별로 나타낸 단면도들이다.27 to 29 are cross-sectional views sequentially illustrating a method of manufacturing a GaN-based III-V nitride semiconductor light emitting device according to a sixth embodiment of the present invention.
도 30은 본 발명의 실시예에 의한 GaN계 III-V족 질화물 반도체 발광 소자의 제조 방법에 공통되는 공정의 한 단계를 나타낸 단면도이다.30 is a cross-sectional view showing one step of a process common to the method for manufacturing a GaN-based III-V nitride semiconductor light emitting device according to an embodiment of the present invention.
*도면의 주요 부분에 대한 부호설명** Description of Signs of Major Parts of Drawings *
50, 72, 208, 222, 232:투광성 도전층 52, 74, 84, 210a, 234, 224:패드층50, 72, 208, 222, 232: Transmissive conductive layers 52, 74, 84, 210a, 234, 224: Pad layer
58, 92, 114, 202, 302:제1 화합물 반도체층58, 92, 114, 202, 302: First compound semiconductor layer
54, 108, 206, 314:제2 화합물 반도체층54, 108, 206, 314: Second compound semiconductor layer
56, 102, 204, 308:활성층 60, 90, 200, 300:고 저항성 기판56, 102, 204, 308: active layer 60, 90, 200, 300: high resistivity substrate
64, 70, 80, 96, 112, 218, 220, 228, 320, 326, 330:도전층64, 70, 80, 96, 112, 218, 220, 228, 320, 326, 330: conductive layer
210:패드 도전층 62, 94, 216, 324, 332:비어홀210: pad conductive layers 62, 94, 216, 324, 332: via holes
36, 110, 318:보호막 98, 304:제1 클래드층36, 110, 318: Protective film 98, 304: First cladding layer
106, 312:제2 클래드층 100, 306:제1 도파층106, 312: second cladding layer 100, 306: first waveguide layer
104, 310:제2 도파층 212, 316, :감광막 패턴104, 310: second waveguide layer 212, 316: photosensitive film pattern
214, 226, 230, 322, 328:마스크 패턴 334:트랜치214, 226, 230, 322, 328: mask pattern 334: trench
상기 기술적 과제를 달성하기 위하여, 본 발명에 의한 반도체 발광 소자는광 방출이 일어나는 활성층, 상기 활성층을 중심으로 대향하는 제1 전극과 제2 전극, 상기 활성층과 상기 제1 전극사이에 구비된 제1 화합물 반도체층, 상기 제2 전극과 상기 활성층사이에 구비된 제2 화합물 반도체층 및 상기 제1 전극과 상기 제1 화합물 반도체층사이에 구비된 고 저항성 기판을 포함하되, 상기 고 저항성 기판은 상기 제1 화합물 반도체층과 상기 제1 전극이 접촉될 수 있도록 일부가 제거된 상태로 상기 제1 화합물 반도체층의 저면에 구비되어 있고, 상기 제1 및 제2 전극은 각각 투광성 및 차광성 재료인 것을 특징으로 하는 발광 소자를 제공한다.이때, 상기 고 저항성 기판에 상기 제1 화합물 반도체층의 저면이 노출되는 비어홀이 형성되어 있고 이를 통해서 상기 제1 전극이 상기 제1 화합물 반도체층과 접촉되어 있다. 또, 상기 고 저항성 기판은 상기 제1 화합물 반도체층의 저면의 일부분만 커버하며, 상기 제1 전극은 상기 제1 화합물 반도체층의 일부 또는 전면과 접촉되어 있다. 또한, 상기 고 저항성 기판은 사파이어 기판이다.상부전극인 상기 제2 전극의 일부 또는 전면을 덮는 패드가 더 구비되어 있다. 또한 하부전극인 상기 제1 전극의 일부 또는 전면을 덮는 패드가 더 구비될 수 있다. 상기 제1 화합물 반도체층은 GaN계열의 III-V족 질화물 화합물 반도체층으로써 n형 물질층 또는 언 도프트(Undoped) 물질층이다. 또, 상기 제2 화합물 반도체층은 GaN계열의 III-V족 질화물 화합물 반도체층으로써 p형 물질층이다. 상기 활성층은 InxAlyGa1-x-yN(0 ≤x ≤1, 0 ≤y ≤1 그리고 x+y ≤1)인 GaN계열의 III-V족 질화물 화합물 반도체층인 것이 바람직하되, 다중 양자 우물(MQW: Multi Quantum Well) 구조인 것이 더욱 바람직하다.In order to achieve the above technical problem, the semiconductor light emitting device according to the present invention is an active layer that emits light, a first electrode and a second electrode facing the active layer centered, the first provided between the active layer and the first electrode A compound semiconductor layer, a second compound semiconductor layer provided between the second electrode and the active layer, and a high resistive substrate provided between the first electrode and the first compound semiconductor layer, wherein the high resistive substrate comprises 1 is provided on the bottom surface of the first compound semiconductor layer with a part removed so that the compound semiconductor layer and the first electrode can be in contact, wherein the first and second electrodes are light transmissive and light blocking materials, respectively. In this case, a via hole through which the bottom surface of the first compound semiconductor layer is exposed is formed in the high resistance substrate, and through A first electrode is in contact with the first compound semiconductor layer. In addition, the high resistance substrate covers only a portion of the bottom surface of the first compound semiconductor layer, and the first electrode is in contact with a portion or the entire surface of the first compound semiconductor layer. In addition, the high resistance substrate is a sapphire substrate. A pad covering a part or the entire surface of the second electrode, which is an upper electrode, is further provided. In addition, a pad covering a part or the entire surface of the first electrode, which is a lower electrode, may be further provided. The first compound semiconductor layer is a GaN-based group III-V nitride compound semiconductor layer and is an n-type material layer or an undoped material layer. The second compound semiconductor layer is a GaN-based group III-V nitride compound semiconductor layer, which is a p-type material layer. Preferably, the active layer is a GaN-based group III-V nitride compound semiconductor layer having In x Al y Ga 1-xy N (0 ≤ x ≤ 1, 0 ≤ y ≤ 1 and x + y ≤ 1). More preferably, it is a multi quantum well (MQW) structure.
상기 기술적 과제를 달성하기 위하여, 본 발명에 의한 발광 소자는 고 저항성 기판과 상기 고 저항성 기판을 중심으로 대향하는 제1 및 제2 전극과 상기 고 저항성 기판과 상기 제2 전극사이에 구비된 레이징을 위한 물질층을 구비하되, 상기 고 저항성 기판은 일부분이 제거되어 있으며, 상기 제1 전극은 상기 고저항성 기판의 제거된 부분을 통해서 노출되는 상기 물질층과 접촉되어 있는 것을 특징으로 하는 발광 소자를 제공한다. 이때, 상기 레이징을 위한 물질층은 공진기층과, 상기 공진기층을 중심으로 대향하는 제1 및 제2 클래드층과, 상기 공진기층과 상기 제1 및 제2 클래드층을 중심으로 대향하는 제1 및 제2 화합물 반도체층과, 상기 제2 클래드층과 상기 제2 전극 사이에 구비되어 있고 상기 제2 화합물 반도체층의 일부와 대칭적으로 접촉되는 보호막으로 구성되어 있되, 상기 제1 화합물 반도체층의 저면이 상기 고 저항성 기판의 식각된 부분을 통해 상기 제1 전극과 접촉되어 있다. 또, 상기 공진기층은 레이징이 일어나는 활성층과, 상기 활성층과 상기 제1 클래드층 사이에 구비된 제1 도파층과 상기 활성층과 상기 제2 클래드층 사이에 구비된 제2 도파층으로 구성되어 있다. 또, 상기 고 저항성 기판에 상기 제1 화합물 반도체층의 저면이 노출되는 비어홀이 형성되어 있고 이를 통해서 상기 제1 전극이 상기 제1 화합물 반도체와 접촉되어 있다. 상기 고 저항성 기판은 상기 제1 화합물 반도체층의 저면의 일부분만 커버하며, 상기 제1 전극은 상기 제1 화합물 반도체층의 일부 또는 전면과 접촉되어 있다. 상기 활성층은 InxAlyGa1-x-yN(0 ≤x ≤1, 0 ≤y ≤1 그리고 x+y ≤1)인 GaN계열의 III-V족 질화물 화합물 반도체층이되, 다중 양자 우물 구조이다.In order to achieve the above technical problem, the light emitting device according to the present invention comprises a first and second electrodes facing the high resistive substrate and the high resistive substrate, and the laser provided between the high resistive substrate and the second electrode. And a material layer for removing the portion of the high resistance substrate, wherein the first electrode is in contact with the material layer exposed through the removed portion of the high resistance substrate. to provide. In this case, the material layer for lasing includes a resonator layer, first and second cladding layers facing the resonator layer, and a first facing the resonator layer and the first and second cladding layers. And a protective film provided between the second compound semiconductor layer and the second cladding layer and the second electrode and in symmetrical contact with a portion of the second compound semiconductor layer. A bottom surface is in contact with the first electrode through an etched portion of the highly resistive substrate. In addition, the resonator layer includes an active layer in which lasing occurs, a first waveguide layer provided between the active layer and the first cladding layer, and a second waveguide layer provided between the active layer and the second cladding layer. . In addition, a via hole through which the bottom surface of the first compound semiconductor layer is exposed is formed on the high resistance substrate, and the first electrode is in contact with the first compound semiconductor. The high resistivity substrate covers only a portion of the bottom surface of the first compound semiconductor layer, and the first electrode is in contact with a portion or the entire surface of the first compound semiconductor layer. The active layer is a GaN-based group III-V nitride compound semiconductor layer having In x Al y Ga 1-xy N (0 ≦ x ≦ 1, 0 ≦ y ≦ 1, and x + y ≦ 1), and has a multi-quantum well structure. to be.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명에 의한 발광 소자의 제조 방법은 고 저항성 기판 상에 광 방출을 위한 제1 화합물 반도체층, 활성층 및 제2 화합물 반도체층이 순차적으로 형성되는 물질층을 형성하는 제1 단계와 상기 제2 화합물 반도체층 상에 투광성 도전층을 형성하는 제2 단계와 상기 제1 화합물반도체층이 노출되도록 상기 고 저항성 기판의 일부를 식각하는 제3 단계 및 상기 노출된 제1 화합물 반도체층 상에 차광성 도전층을 형성하는 제4 단계를 포함하는 것을 특징으로 하는 발광 소자의 제조 방법을 제공한다. 이때, 상기 제3 단계는 상기 고 저항성 기판의 저면을 연마하는 단계 및 상기 고 저항성 기판을 식각하여 상기 제1 화합물 반도체층의 저면을 노출시키는 단계를 더 포함하고, 상기 고 저항성 기판은 사파이어 기판으로 형성한다. 또, 상기 고 저항성 기판의 저면을 연마하는 단계는 그라인딩(Grinding), 랩핑(Lapping) 또는 폴리싱(Polishing)방법을 이용한다. 상기 고 저항성 기판의 식각은 건식 식각 방법으로 수행한다. 이때, 상기 고 저항성 기판의 식각은 식각되는 영역이 비어홀 형태로 수행되거나, 소정 영역을 제외한 나머지 영역이 식각되는 형태로 수행된다. 상기 투광성 도전층 상에 패드층을 형성하는 단계를 더 포함한다.In order to achieve the above technical problem, the method of manufacturing a light emitting device according to the present invention forms a material layer in which a first compound semiconductor layer, an active layer and a second compound semiconductor layer for light emission are sequentially formed on a high resistance substrate. And a second step of forming a transparent conductive layer on the second compound semiconductor layer, and a third step of etching a portion of the highly resistive substrate to expose the first compound semiconductor layer, and the exposed first It provides a light-emitting device manufacturing method comprising the step of forming a light-shielding conductive layer on the compound semiconductor layer. In this case, the third step may further include polishing the bottom surface of the high resistance substrate and etching the high resistance substrate to expose the bottom surface of the first compound semiconductor layer, wherein the high resistance substrate is a sapphire substrate. Form. In addition, the grinding of the bottom surface of the highly resistive substrate may be performed by grinding, lapping, or polishing. The etching of the high resistance substrate is performed by a dry etching method. In this case, the etching of the high resistance substrate is performed in the form of the via hole is formed in the form of a via hole, or the rest of the region except a predetermined region is etched. The method may further include forming a pad layer on the transparent conductive layer.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명에 의한 발광 소자의 제조 방법은 고 저항성 기판 상에 광 방출을 위한 제1 화합물 반도체층, 활성층 및 제2 화합물 반도체층이 순차적으로 형성되는 물질층을 형성하는 제1 단계와 상기 제2 화합물 반도체층 상에 차광성 도전층을 형성하는 제2 단계와 상기 제1 화합물 반도체층이 노출되도록 상기 고 저항성 기판의 일부를 식각하는 제3 단계 및 상기 노출된 제1 화합물 반도체층 상에 투광성 도전층을 형성하는 제4 단계를 포함하는 것을 특징으로 하는 발광 소자의 제조 방법을 제공한다. 이때, 제3 단계는 상기 고 저항성 기판의 저면을 연마하는 단계와 상기 고 저항성 기판을 식각하여 상기 제1 화합물 반도체층의 저면을 노출시키는 단계를 더 포함한다.In order to achieve the above technical problem, the method of manufacturing a light emitting device according to the present invention forms a material layer in which a first compound semiconductor layer, an active layer and a second compound semiconductor layer for light emission are sequentially formed on a high resistance substrate. And a second step of forming a light shielding conductive layer on the second compound semiconductor layer, a third step of etching a portion of the high resistive substrate to expose the first compound semiconductor layer, and the exposed agent. It provides a method of manufacturing a light-emitting device comprising a fourth step of forming a translucent conductive layer on the one compound semiconductor layer. In this case, the third step may further include polishing the bottom of the high resistive substrate and etching the high resistive substrate to expose the bottom of the first compound semiconductor layer.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명에 의한 발광 소자의 제조 방법은 고 저항성 기판 상에 레이징을 위한 물질층을 형성하는 제1 단계와 상기 물질층 상에 제2 전극을 형성하는 제2 단계와 상기 물질층이 노출되도록 상기 고 저항성 기판의 일부를 식각하는 제3 단계 및 상기 노출된 물질층의 일부 또는 전면에 제1 전극을 형성하는 제4 단계를 포함하는 것을 특징으로 하는 발광 소자의 제조 방법을 제공한다. 이때, 제1 단계는 상기 고 저항성 기판 상에 제1 화합물 반도체층, 제1 클래드층, 공진기층, 제2 클래드층 및 제2 화합물 반도체층을 순차적으로 형성하는 단계와 상기 제2 화합물 반도체층 상에 상기 제2 화합물 반도체층의 소정 영역을 덮는 마스크 패턴을 형성하는 단계와 상기 마스크 패턴을 식각 마스크로 하여 상기 제2 화합물 반도체층 및 상기 제2 클래드층을 순차적으로 패터닝하되, 상기 제2 클래드층은 리지 형태로 패터닝하는 단계와 상기 마스크 패턴을 제거하는 단계 및 상기 리지 형태로 패터닝된 상기 제2 클래드층 상에 상기 패터닝된 제2 화합물 반도체층의 일부와 접촉되는 보호막을 형성하는 단계를 더 포함한다. 또, 상기 제3 단계는 상기 고 저항성 기판의 저면을 연마하는 단계와 상기 고 저항성 기판을 식각하여 상기 제1 화합물 반도체층의 저면을 노출시키는 단계를 더 포함한다. 이때, 상기 고 저항성 기판은 사파이어 기판으로 형성한다. 상기 고 저항성 기판은 건식 식각한다. 상기 고 저항성 기판의 식각은 식각되는 영역이 비어홀 형태로 수행되거나 소정 영역을 제외한 나머지 영역이 식각되는 형태로 수행된다. 상기 공진기층은 상기 제1 클래드층 상에 제1 도파층, 활성층 및 제2 도파층을 순차적으로 형성하여 형성한다.In order to achieve the above technical problem, a method of manufacturing a light emitting device according to the present invention includes a first step of forming a material layer for lasing on a highly resistive substrate and a second electrode forming a second electrode on the material layer. And a third step of etching a portion of the highly resistive substrate to expose the material layer and a fourth step of forming a first electrode on part or the entire surface of the exposed material layer. It provides a manufacturing method. In this case, the first step may include sequentially forming a first compound semiconductor layer, a first cladding layer, a resonator layer, a second cladding layer, and a second compound semiconductor layer on the high resistance substrate and on the second compound semiconductor layer. Forming a mask pattern covering a predetermined region of the second compound semiconductor layer and patterning the second compound semiconductor layer and the second clad layer sequentially using the mask pattern as an etch mask, wherein the second clad layer Patterning in the form of silver ridge, removing the mask pattern, and forming a passivation layer in contact with a portion of the patterned second compound semiconductor layer on the second clad layer patterned in the form of ridges. do. The third step may further include polishing the bottom of the high resistive substrate and etching the high resistive substrate to expose the bottom of the first compound semiconductor layer. In this case, the high resistance substrate is formed of a sapphire substrate. The high resistance substrate is dry etched. The etching of the high resistance substrate is performed in a form in which a region to be etched is performed in the form of a via hole, or in a region in which the remaining regions except the predetermined region are etched. The resonator layer is formed by sequentially forming a first waveguide layer, an active layer, and a second waveguide layer on the first cladding layer.
이러한 본 발명의 발광 소자 및 그 제조 방법을 이용하면, 본딩 공정을 단순화하면서도 본딩 불량은 줄일 수 있고, 아울러 사진 및 식각 공정을 줄여 소자의 전체 제조 공정 및 시간을 줄일 수도 있다.By using the light emitting device of the present invention and the method of manufacturing the same, it is possible to reduce the bonding defects while simplifying the bonding process, and to reduce the overall manufacturing process and time of the device by reducing the photo and etching process.
이하, 본 발명의 실시예에 의한 GaN계 III-V족 질화물 반도체 발광 소자 및 그 제조 방법을 첨부된 도면들을 참조하여 상세하게 설명한다. 이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되게 도시된 것이다.Hereinafter, a GaN-based group III-V nitride semiconductor light emitting device and a method of manufacturing the same according to an embodiment of the present invention will be described in detail with reference to the accompanying drawings. In this process, the thicknesses of layers or regions illustrated in the drawings are exaggerated for clarity.
먼저, 발광 소자에 대해 설명으로써, 제1 내지 제4 실시예는 발광 다이오드에 대한 것이며, 제5 및 제6 실시예는 레이저 다이오드에 대한 것이다.First, with reference to the light emitting element, the first to fourth embodiments are for light emitting diodes, and the fifth and sixth embodiments are for laser diodes.
<제1 실시예><First Embodiment>
도 3을 참조하면, 참조번호 50은 투광성 도전층을 나타낸다. 투광성 도전층(50)은 제2 전극, 곧 상부전극으로 사용된다. 투광성 도전층(50) 상에 투광성 도전층(50)의 본딩을 위한 패드층(52)이 구비되어 있다. 도면에는 구체적으로 도시되어 있지 않지만, 투광성 도전층(50)과 패드층(52)의 일부 영역 사이에 양쪽의 부착력(adhesive force)을 높이기 위한 절연막, 예컨대 실리콘 산화막(SiO2)이나 실리콘 나이트라이드막(SiN) 등이 더 구비될 수 있다. 투광성 도전층(50) 저면에 제2 화합물 반도체층(54)이 구비되어 있다. 제2 화합물 반도체층(54)은 갈륨 나이트라이드(GaN)계열의 III-V족 질화물 화합물 반도체층으로써, p형 도전성 불순물이 도핑된 직접 천이형인 것이 바람직하고 그 중에서도 p-GaN층이 더욱 바람직하다.Referring to FIG. 3, reference numeral 50 denotes a translucent conductive layer. The transparent conductive layer 50 is used as a second electrode, that is, an upper electrode. The pad layer 52 for bonding the transparent conductive layer 50 is provided on the transparent conductive layer 50. Although not specifically shown in the drawing, an insulating film, such as a silicon oxide film (SiO 2 ) or a silicon nitride film, for increasing the adhesive force between both the transparent conductive layer 50 and a part of the pad layer 52, is increased. (SiN) and the like may be further provided. The second compound semiconductor layer 54 is provided on the bottom of the transparent conductive layer 50. The second compound semiconductor layer 54 is a gallium nitride (GaN) -based group III-V nitride compound semiconductor layer, preferably a direct transition type doped with p-type conductive impurities, and more preferably, a p-GaN layer. .
한편, 제2 화합물 반도체층(54)은 도전성 불순물이 도핑되지 않은 언 도프트(Undoped) 물질층일 수 있다. 예를 들면, GaN층이거나 알루미늄(Al) 또는 인듐(In)을 소정의 비율로 함유하는 AlGaN층이나 InGaN층일 수 있다.The second compound semiconductor layer 54 may be an undoped material layer that is not doped with conductive impurities. For example, it may be a GaN layer or an AlGaN layer or InGaN layer containing aluminum (Al) or indium (In) in a predetermined ratio.
계속해서, 제2 화합물 반도체층(54)의 저면에 활성층(56)이 구비되어 있는데, 활성층(56)은 전자-정공 등의 캐리어 재결합에 의해 레이징이 일어나는 물질층으로써, 다중 양자 우물 구조를 갖는 GaN계열의 III-V족 질화물 화합물 반도체층이 바람직하며, 그 중에서도 InxAlyGa1-x-yN(0 ≤x ≤1, 0 ≤y ≤1 그리고 x+y ≤1)층인 것이 더욱 바람직하다. 활성층(56)의 저면에 제2 화합물 반도체층(54)과 반대되는 타입의 제1 화합물 반도체층(58)이 존재한다. 제1 화합물 반도체층(58)은 GaN계열의 III-V족 질화물 화합물 반도체층이고 직접 천이형인 것이 바람직하지만 도전성 불순물이 도핑된 경우에는 n-GaN층인 것이 바람직하고, 도전성 불순물이 도핑되지 않은 경우에는 제2 화합물 반도체층(54)과 동일한 물질층인 것이 바람직하다. 제1 화합물 반도체층(58) 저면에 고 저항성 기판(60)이 구비되어 있고, 고 저항성 기판(60)에 제1 화합물 반도체층(58)의 저면이 노출되는 비어홀(62)이 구비되어 있다. 고 저항성 기판(60)은 내식각성 기판으로써, 예를 들면 사파이어 기판이다. 고 저항성 기판(60)의 저면에 비어홀(62)을 통해서 제1 화합물 반도체층(58)과 접촉되는 도전층(64)이 구비되어 있다. 도전층(64)은 제1 전극, 곧 하부전극으로써 차광성이다. 따라서, 활성층(56)에서 방출되는 광은 투광성 도전층(50)을 통해 위쪽으로 방출된다.Subsequently, an active layer 56 is provided on the bottom surface of the second compound semiconductor layer 54. The active layer 56 is a material layer in which lasing occurs by carrier recombination such as electron-holes. A GaN-based group III-V nitride compound semiconductor layer is preferable, and among them, an In x Al y Ga 1-xy N (0 ≤ x ≤ 1, 0 ≤ y ≤ 1 and x + y ≤ 1) layer is more preferable. Do. At the bottom of the active layer 56, a first compound semiconductor layer 58 of the type opposite to the second compound semiconductor layer 54 is present. The first compound semiconductor layer 58 is a GaN-based group III-V nitride compound semiconductor layer, and is preferably a direct transition type. However, when the conductive impurity is doped, the first compound semiconductor layer 58 is preferably an n-GaN layer. It is preferable that it is the same material layer as the 2nd compound semiconductor layer 54. FIG. A high resistive substrate 60 is provided on the bottom of the first compound semiconductor layer 58, and a via hole 62 exposing the bottom of the first compound semiconductor layer 58 is provided on the high resistive substrate 60. The high resistance substrate 60 is an etch resistant substrate, for example, a sapphire substrate. The lower surface of the highly resistive substrate 60 is provided with a conductive layer 64 in contact with the first compound semiconductor layer 58 through the via hole 62. The conductive layer 64 is light shielding as the first electrode, that is, the lower electrode. Thus, light emitted from the active layer 56 is emitted upward through the transparent conductive layer 50.
<제2 실시예>Second Embodiment
인용 부재가 제1 실시예에서 인용한 것과 동일할 때는 상기 인용 부재에 대한 참조번호로 제1 실시예의 참조번호를 그대로 사용한다. 그리고 구성상 제1 실시예와 다른 부분에 대해서만 설명한다.When the citation member is the same as that quoted in the first embodiment, the reference number of the first embodiment is used as the reference number for the citation member. In addition, only a part different from 1st Embodiment is demonstrated for the structure.
도 4를 참조하면, 제1 실시예와 달리 제2 화합물 반도체층(54) 상에 차광성 도전층(70)이 제2 전극으로써 구비되어 있고, 고 저항성 기판(60)의 저면에 비어홀(62)을 통해서 제1 화합물 반도체층(58)과 접촉되는 투광성 도전층(72)이 제1 전극으로써 구비되어 있다. 투광성 도전층(72)의 평평한 부분, 곧 고 저항성 기판(60)의 저면을 덮는 부분에 패드층(74)이 구비되어 있다. 패드층(74)은 패키지 공정에서 투광성 도전층(72)의 본딩을 위한 것이다.Referring to FIG. 4, unlike the first embodiment, a light blocking conductive layer 70 is provided as a second electrode on the second compound semiconductor layer 54, and a via hole 62 is formed on the bottom of the high resistance substrate 60. The transparent conductive layer 72 which is in contact with the first compound semiconductor layer 58 through the?) Is provided as the first electrode. The pad layer 74 is provided on the flat portion of the transparent conductive layer 72, that is, the portion covering the bottom surface of the high resistive substrate 60. The pad layer 74 is for bonding the transparent conductive layer 72 in a package process.
<제3 실시예>Third Embodiment
제1 실시예에서 고 저항성 기판(60)을 변형시킨 경우이다.In the first embodiment, the highly resistive substrate 60 is deformed.
구체적으로, 도 5를 참조하면, 제1 화합물 반도체층(58)의 저면에 고 저항성 기판의 패턴(60a) 구비되어 있다. 그러나 이 패턴(60a)은 저면 가운데에만 구비되어 있어 제1 화합물 반도체층(58)의 저면 중 가운데 부분을 제외한 나머지 부분은 모두 노출된 상태이다. 고 저항성 기판의 패턴(60a)의 저면은 제1 화합물 반도체층(58)과 접촉되는 상부면에 비해 좁다. 결국, 고 저항성 기판의 패턴(60a)의 측면은 증착되는 물질막이 우수한 스텝 커버리지를 가질 수 있도록 완만한 형태의 경사를 갖는 면이 된다. 제1 화합물 반도체층(58)의 노출된 저면에 고 저항성 기판의 패턴(60a)의 전면을 덮는 형태로 도전층(80)이 구비되어 있다. 도전층(80)은 제1 전극이며 차광성이다.Specifically, referring to FIG. 5, a pattern 60a of a high resistivity substrate is provided on the bottom surface of the first compound semiconductor layer 58. However, the pattern 60a is provided only in the center of the bottom, and all of the remaining portions except the center of the bottom of the first compound semiconductor layer 58 are exposed. The bottom surface of the pattern 60a of the highly resistive substrate is narrower than the top surface in contact with the first compound semiconductor layer 58. As a result, the side surface of the pattern 60a of the highly resistive substrate becomes a surface having a gentle slope so that the deposited material film can have excellent step coverage. The conductive layer 80 is provided on the exposed bottom surface of the first compound semiconductor layer 58 to cover the entire surface of the pattern 60a of the highly resistive substrate. The conductive layer 80 is a first electrode and is light shielding.
<제4 실시예>Fourth Example
제2 실시예에서 고 저항성 기판(60)을 변형시킨 경우이다.In the second embodiment, the highly resistive substrate 60 is deformed.
구체적으로, 도 6을 참조하면, 제2 화합물 반도체층(54) 상에 도전층(70)이제1 전극으로써 구비되어 있고, 제1 화합물 반도체층(58)의 저면에 제3 실시예에서 설명한 고 저항성 기판의 패턴(60a)이 동일한 형태로 구비되어 있다. 제1 화합물 반도체층(58)의 저면의 노출된 전면에 고 저항성 기판의 패턴(60a)을 덮는 형태로 투광성 도전층(82)이 구비되어 있고, 고 저항성 기판의 패턴(60a)의 저면을 덮는 투광성 도전층(82)의 저면에 패드층(84)이 구비되어 있다. 패드층(84)은 패키지 공정에서 투광성 도전층(82)의 본딩을 위한 것이다.Specifically, referring to FIG. 6, the conductive layer 70 is provided as the first electrode on the second compound semiconductor layer 54, and the bottom surface of the first compound semiconductor layer 58 is described in the third embodiment. The pattern 60a of the resistive substrate is provided in the same form. A transmissive conductive layer 82 is provided on the exposed entire surface of the bottom of the first compound semiconductor layer 58 to cover the pattern 60a of the highly resistive substrate, and covers the bottom of the pattern 60a of the highly resistive substrate. The pad layer 84 is provided on the bottom surface of the transparent conductive layer 82. The pad layer 84 is for bonding of the transparent conductive layer 82 in a package process.
<제5 실시예>Fifth Embodiment
도 7을 참조하면, 참조번호 90은 고 저항성 기판을 나타낸다. 고 저항성 기판은 내식각성 기판으로써 사파이어 기판이다. 고 저항성 기판(90) 상에 레이징 물질층이 구비되어 있고 이에 연결된 전극 물질층이 구비되어 있다.Referring to FIG. 7, reference numeral 90 denotes a high resistivity substrate. The high resistivity substrate is a sapphire substrate as an etching resistant substrate. A layer of lasing material is provided on the highly resistive substrate 90 and an electrode material layer is connected thereto.
구체적으로, 고 저항성 기판(90) 상에 제1 화합물 반도체층(92)이 구비되어 있다. 제1 화합물 반도체층(92)은 GaN계열의 III-V족 질화물 화합물 반도체층으로써, 천이 형태는 크게 제한 할 필요는 없으나 직접 천이형인 것이 바람직하고, 그 중에서도 n-GaN층인 것이 바람직하다. 이러한 특성을 갖는 제1 화합물 반도체층(92)의 저면 일부는 고 저항성 기판(90)에 형성된 비어홀(94)을 통해 노출되어 있고, 고 저항성 기판(90)의 저면에 비어홀(94)을 통해 노출되는 제1 화합물 반도체층(92)의 일부 영역과 접촉되는 도전층(96)이 구비되어 있다. 도전층(96)은 하부 전극으로 사용된다. 제1 화합물 반도체층(92) 상에 제1 클래드층(98)이 구비되어 있다. 제1 클래드층(98)은 n-AlGaN/GaN층이다. 제1 클래드층(98) 상에 공진기층을 구성하는 제1 도파층(wave guide layer)(100), 활성층(102) 및 제2도파층(104)이 순차적으로 구비되어 있다. 제1 및 제2 도파층(100, 104)은 GaN계열의 III-V족 질화물 화합물 반도체층으로써, 각각은 n-GaN층 및 p-GaN층인 것이 바람직하다. 제1 및 제2 도파층(100, 104)의 굴절률은 제1 클래드층(92)의 굴절률보다 높다. 활성층(102)은 GaN계열의 III-V족 질화물 화합물 반도체층에 인듐(In)을 소정의 비율로 함유하는 물질층으로써, 예를 들면 InGaN층이다. 활성층(102)의 굴절률은 제1 및 제2 도파층(100, 104)의 굴절률보다 높다. 이와 같이, 공진기층의 굴절률 분포는 중심에서 주변으로 갈수록 굴절률이 감소하는 형태이므로 광 손실을 줄일 수 있고 그 결과 활성층(102)에서의 레이저 발진 효율이 높아지게 된다. 제2 도파층(104) 상에 제2 클래드층(106)이 구비되어 있다. 제2 클래드층(106)은 제1 클래드층(98)과 동일한 성질의 물질층이나 p형 물질층이다. 제2 클래드층(106)은 리지 형태로 구비되어 있다. 즉, 제2 클래드층(106)의 상부 가운데 부분은 다른 부분에 비해 돌출되어 있는 형태이다. 제2 클래드층(106)의 돌출된 부분의 상부면에 제2 화합물 반도체층(108)이 구비되어 있다. 제2 화합물 반도체층(108)은 제1 화합물 반도체층(92)과 동일한 성질의 물질층이되, p형 물질층이다. 제2 클래드층(106)의 전면은 보호막(110)으로 덮여 있고, 보호막(110)은 제2 화합물 반도체층(108)의 양측과 대칭적으로 접촉되어 있다. 보호막(110) 상에 도전층(112)이 구비되어 있고, 도전층(112)은 보호막(110) 사이의 제2 화합물 반도체층(108)과 접촉되어 있다. 도전층(112)은 상부 전극으로 사용된다.Specifically, the first compound semiconductor layer 92 is provided on the high resistance substrate 90. The first compound semiconductor layer 92 is a GaN-based group III-V nitride compound semiconductor layer, and the transition form does not need to be largely limited, but is preferably a direct transition type, and particularly, an n-GaN layer. A portion of the bottom surface of the first compound semiconductor layer 92 having these characteristics is exposed through the via hole 94 formed in the high resistance substrate 90, and the bottom surface of the high resistance substrate 90 is exposed through the via hole 94. The conductive layer 96 in contact with the partial region of the first compound semiconductor layer 92 is provided. The conductive layer 96 is used as the lower electrode. The first cladding layer 98 is provided on the first compound semiconductor layer 92. The first cladding layer 98 is an n-AlGaN / GaN layer. The first wave guide layer 100, the active layer 102 and the second waveguide layer 104 constituting the resonator layer are sequentially provided on the first cladding layer 98. The first and second waveguide layers 100 and 104 are GaN-based group III-V nitride compound semiconductor layers, each of which is preferably an n-GaN layer and a p-GaN layer. The refractive indices of the first and second waveguide layers 100 and 104 are higher than the refractive indices of the first cladding layer 92. The active layer 102 is a material layer containing indium (In) in a GaN-based group III-V nitride compound semiconductor layer at a predetermined ratio, for example, an InGaN layer. The refractive index of the active layer 102 is higher than that of the first and second waveguide layers 100 and 104. As such, since the refractive index distribution of the resonator layer decreases from the center to the periphery, the optical loss can be reduced, and as a result, the laser oscillation efficiency in the active layer 102 is increased. The second cladding layer 106 is provided on the second waveguide layer 104. The second cladding layer 106 is a material layer or a p-type material layer having the same properties as the first cladding layer 98. The second clad layer 106 is provided in the form of a ridge. That is, the upper center portion of the second cladding layer 106 is protruded compared to other portions. The second compound semiconductor layer 108 is provided on the upper surface of the protruding portion of the second clad layer 106. The second compound semiconductor layer 108 is a material layer having the same properties as the first compound semiconductor layer 92, but is a p-type material layer. The entire surface of the second clad layer 106 is covered with a protective film 110, and the protective film 110 is in symmetrical contact with both sides of the second compound semiconductor layer 108. The conductive layer 112 is provided on the protective film 110, and the conductive layer 112 is in contact with the second compound semiconductor layer 108 between the protective films 110. The conductive layer 112 is used as the upper electrode.
<제6 실시예>Sixth Embodiment
고 저항성 기판 및 하부 전극의 형태가 제5 실시예의 그것들과 다르다.The shapes of the high resistive substrate and the lower electrode are different from those of the fifth embodiment.
구체적으로, 도 8을 참조하면, 제1 화합물 반도체층(114)의 저면 가운데에 고 저항성 기판 패턴(116)이 구비되어 있고, 그 둘레의 제1 화합물 반도체층(114)의 저면과 고 저항성 기판 패턴(116)의 전면은 도전층(118)으로 덮여 있다. 도전층(118)은 하부 전극으로 사용된다.Specifically, referring to FIG. 8, a high resistive substrate pattern 116 is provided in the center of the bottom of the first compound semiconductor layer 114, and the bottom of the first compound semiconductor layer 114 and the high resistive substrate around the bottom thereof. The front surface of the pattern 116 is covered with a conductive layer 118. The conductive layer 118 is used as a lower electrode.
다음에는 본 발명의 실시예에 의한 발광 소자의 제조 방법에 대해 설명한다.Next, a method of manufacturing a light emitting device according to an embodiment of the present invention will be described.
<제1 실시예><First Embodiment>
도 9를 참조하면, 고 저항성 기판(200) 상에 제1 화합물 반도체층(202)을 형성한다. 고 저항성 기판(200)은 내식각성 기판으로써 바람직하게는 사파이어 기판으로 형성한다. 제1 화합물 반도체층(202)은 GaN계열의 III-V족 질화물 화합물 반도체층으로 형성한다. 그 중에서도 직접 천이형 화합물 반도체층으로 형성하는 것이 바람직하나 간접 천이형 화합물 반도체층으로 형성해도 무방하며, 직접 천이형 화합물 반도체 중에서도 n-GaN층으로 형성하는 것이 더욱 바람직하다. 하지만, 제1 화합물 반도체층(202)은 도전성 불순물이 도핑되지 않은 GaN계열의 화합물 반도체층으로 형성해도 무방하다. 예를 들면, 제1 화합물 반도체층(202)은 언 도프트(undoped) GaN층이나 알루미늄(Al) 또는 인듐(In)을 소정의 비율로 함유하는 GaN층, 예컨대 InGaN층이나 AlGaN층으로 형성할 수도 있다. 제1 화합물 반도체층(202) 상에 활성층(204)을 형성한다. 활성층(204)은 GaN계열의 III-V족 질화물 화합물 반도체층으로 형성하는 것이 바람직하나, 그 중에서도 다중 양자 우물 구조를 갖는 화합물 반도체층으로 형성하는 것이 바람직하며, 특히 InxAlyGa1-x-yN(0 ≤x ≤1, 0 ≤y ≤1 그리고 x+y ≤1)층으로 형성하는 것이 더욱 바람직하다. 활성층(204) 상에 제2 화합물 반도체층(206) 및 활성층(204)에서 방출되는 광이 투과될 수 있는 투광성 도전층(208)을 순차적으로 형성한다. 제2 화합물 반도체층(206)은 제1 화합물 반도체층(202)과 동일한 특성을 갖는 물질층으로 형성하는 것이 바람직하나, 다만 도핑 물질로써 p형 물질을 사용하는 것이 바람직하다. 따라서, 제2 화합물 반도체층(206)은 예를 들면 p-GaN층으로 형성하는 것이 바람직하다. 제2 화합물 반도체층(206)도 제1 화합물 반도체층(202)과 마찬가지로 언 도프트 물질층으로 형성할 수 있는데, 이때는 제1 화합물 반도체층(202)과 동일한 물질층으로 형성하는 것이 바람직하다. 투광성 도전층(208)은 상부 전극으로 사용된다.9, the first compound semiconductor layer 202 is formed on the high resistance substrate 200. The high resistance substrate 200 is formed as a sapphire substrate as an etching resistant substrate. The first compound semiconductor layer 202 is formed of a GaN series III-V nitride compound semiconductor layer. Among them, it is preferable to form the direct transition compound semiconductor layer, but it is also possible to form the indirect transition compound semiconductor layer, and it is more preferable to form the n-GaN layer among the direct transition compound semiconductors. However, the first compound semiconductor layer 202 may be formed of a GaN-based compound semiconductor layer which is not doped with conductive impurities. For example, the first compound semiconductor layer 202 may be formed of an undoped GaN layer or a GaN layer containing aluminum (Al) or indium (In) at a predetermined ratio, such as an InGaN layer or an AlGaN layer. It may be. The active layer 204 is formed on the first compound semiconductor layer 202. The active layer 204 is preferably formed of a GaN-based group III-V nitride compound semiconductor layer, but is preferably formed of a compound semiconductor layer having a multi-quantum well structure, and particularly, In x Al y Ga 1-xy It is more preferable to form N (0 ≦ x ≦ 1, 0 ≦ y ≦ 1 and x + y ≦ 1) layers. The second compound semiconductor layer 206 and the light-transmitting conductive layer 208 through which light emitted from the active layer 204 can be transmitted are sequentially formed on the active layer 204. The second compound semiconductor layer 206 is preferably formed of a material layer having the same characteristics as the first compound semiconductor layer 202, but preferably a p-type material is used as the doping material. Therefore, the second compound semiconductor layer 206 is preferably formed of, for example, a p-GaN layer. Similarly to the first compound semiconductor layer 202, the second compound semiconductor layer 206 may be formed of an undoped material layer. In this case, the second compound semiconductor layer 206 may be formed of the same material layer as the first compound semiconductor layer 202. The transparent conductive layer 208 is used as the upper electrode.
계속해서, 투광성 도전층(208) 상에 감광막(미도시)을 도포한 다음, 이를 패터닝 하여 패드층이 형성될 투광성 도전층(208)의 일부 영역을 오픈시키는 감광막 패턴(212)을 형성한다. 감광막 패턴(212)은 포토레지스트막 패턴으로 형성한다. 감광막 패턴(212) 상에 투광성 도전층(208)의 노출된 영역을 덮는 패드 도전층(210)을 형성한다. 이후, 감광막 패턴(212)을 제거한다. 이때, 감광막 패턴(212) 상에 형성된 패드 도전층은 감광막 패턴(212)이 제거되면서 함께 제거된다. 감광막 패턴(212)을 에싱하고 스트립하는데 사용되는 케미컬은 투광성 도전층(208) 상에 형성된 패드 도전층(210)에 아무 영향을 주지 않는다. 따라서, 감광막 패턴(212)을 제거한 후, 투광성 도전층(208) 상에는 도 10에 도시한 바와 같이 패드 도전층 패턴(210a)만이 남게 된다. 패드 도전층 패턴(210a)은 패드층으로써 이하, 패드층(210a)이라 한다. 패드층(210a)은 패키지 공정에서 투광성 도전층(208)을 본딩하는데 사용된다.Subsequently, a photoresist film (not shown) is applied onto the transparent conductive layer 208, and then patterned to form a photoresist pattern 212 that opens a portion of the transparent conductive layer 208 on which the pad layer is to be formed. The photosensitive film pattern 212 is formed of a photoresist film pattern. A pad conductive layer 210 is formed on the photosensitive film pattern 212 to cover the exposed region of the transparent conductive layer 208. Thereafter, the photoresist pattern 212 is removed. In this case, the pad conductive layer formed on the photoresist pattern 212 is removed while the photoresist pattern 212 is removed. The chemical used to ash and strip the photoresist pattern 212 has no effect on the pad conductive layer 210 formed on the transparent conductive layer 208. Therefore, after the photosensitive film pattern 212 is removed, only the pad conductive layer pattern 210a remains on the transparent conductive layer 208 as shown in FIG. 10. The pad conductive layer pattern 210a is a pad layer, hereinafter referred to as a pad layer 210a. The pad layer 210a is used to bond the transparent conductive layer 208 in the packaging process.
도 11을 참조하면, 패드층(210a)을 형성한 결과물을 뒤집어서 고 저항성 기판(200)의 저면이 윗면이 되게 한다. 이 상태에서 고 저항성 기판(200)의 저면의 전면을 그라인딩(grinding), 래핑(lapping) 및 폴리싱(polishing)한다. 이러한 고 저항성 기판(200)의 저면에 마스크층(미도시)을 형성한다. 상기 마스크층은 소프트 또는 하드 마스크층으로써 소프트 마스크층인 경우에는 포토레지스트막으로, 하드 마스크층인 경우에는 실리콘 산화막 또는 니켈(Ni)층과 같은 금속층으로 각각 형성하는 것이 바람직하다. 상기 마스크층을 패터닝하여 고 저항성 기판(200)의 저면에 비어홀 형성 영역을 노출시키는 마스크 패턴(214)을 형성한다. 마스크 패턴(214)을 식각 마스크로 하여 고 저항성 기판(200)의 저면의 노출된 영역을 식각하고, 상기 식각은 제1 화합물 반도체층(202)이 노출될 때까지 실시한다. 이때, 고 저항성 기판(200)은 적어도 Cl2및 BCl3가스를 반응가스로 사용하는 건식 식각 방법으로 식각한다. 상기 건식 식각에 사용되는 반응가스에 아르곤 가스(Ar)가 더 포함될 수 있다.Referring to FIG. 11, the result of the formation of the pad layer 210a is reversed so that the bottom surface of the high resistive substrate 200 becomes the top surface. In this state, the entire surface of the bottom surface of the high resistive substrate 200 is ground, wrapped, and polished. A mask layer (not shown) is formed on the bottom of the high resistance substrate 200. The mask layer is a soft or hard mask layer, which is preferably a photoresist film in the case of a soft mask layer, or a metal layer such as a silicon oxide film or a nickel (Ni) layer in the case of a hard mask layer. The mask layer is patterned to form a mask pattern 214 exposing a via hole forming region on a bottom surface of the highly resistive substrate 200. Using the mask pattern 214 as an etching mask, the exposed region of the bottom surface of the highly resistive substrate 200 is etched, and the etching is performed until the first compound semiconductor layer 202 is exposed. In this case, the high resistance substrate 200 is etched by a dry etching method using at least Cl 2 and BCl 3 gas as a reaction gas. Argon gas (Ar) may be further included in the reaction gas used for the dry etching.
이하의 설명에서 고 저항성 기판의 식각은 상기 건식 식각 방식을 이용하는 것으로 하고, 그에 대한 자세한 설명은 생략한다.In the following description, the etching of the high resistance substrate is performed using the dry etching method, and a detailed description thereof is omitted.
도 12를 참조하면, 상기 식각에 의해, 고 저항성 기판(200)에 제1 화합물 반도체층(202)의 저면이 노출되는 비어홀(216)이 형성되는데, 이후 마스크 패턴(214)을 제거한다.Referring to FIG. 12, a via hole 216 exposing a bottom surface of the first compound semiconductor layer 202 is formed in the high resistance substrate 200 by the etching, and then the mask pattern 214 is removed.
도 13을 참조하면, 비어홀(216)이 형성된 고 저항성 기판(200)의 저면 상에, 바람직하게는 전면에, 비어홀(216)을 통해서 노출되는 제1 화합물 반도체층(202)의저면과 접촉되도록 도전층(218)을 형성한다. 도전층(218)은 하부 전극으로 사용된다. 상기 식각 과정에서 고 저항성 기판(200)의 내식각성으로 인해 비어홀(216)의 측벽은 완만하게 경사진 형태로 형성되기 때문에, 도전층(218)의 단차 도포성, 즉 스텝 커버리지는 좋아지게 된다. 따라서, 도전층(218)을 균일한 두께로 형성할 수 있다.Referring to FIG. 13, the bottom surface of the highly resistive substrate 200 on which the via hole 216 is formed is preferably in contact with the bottom surface of the first compound semiconductor layer 202 exposed through the via hole 216. The conductive layer 218 is formed. The conductive layer 218 is used as a lower electrode. Since the sidewalls of the via hole 216 are formed to be inclined smoothly due to the etching resistance of the highly resistive substrate 200 in the etching process, the step coverage, that is, the step coverage of the conductive layer 218 is improved. Therefore, the conductive layer 218 can be formed to a uniform thickness.
이렇게 해서, 각각 상부 및 하부 전극으로 사용되는 투광성 도전층 및 도전층(208, 218)과 활성층(204)과 제1 및 제2 화합물 반도체층(202, 206)과 패드층(210a)과 제1 화합물 반도체층(202)의 저면이 노출되도록 비어홀(216)이 형성되어 있는 고 저항성 기판(200)을 구비하는 상방 방출형 발광 다이오드가 형성된다.In this way, the light-transmissive conductive layers and the conductive layers 208 and 218, the active layer 204, the first and second compound semiconductor layers 202 and 206, the pad layers 210a and the first electrodes used as the upper and lower electrodes, respectively. An upper emission type light emitting diode having a high resistance substrate 200 having a via hole 216 formed thereon is formed to expose the bottom surface of the compound semiconductor layer 202.
<제2 실시예>Second Embodiment
도 14를 참조하면, 고 저항성 기판(200) 상에 제1 화합물 반도체층(202), 활성층(204) 및 제2 화합물 반도체층(206)을 순차적으로 형성한다. 이들 물질층에 대한 설명은 제1 실시예를 참조한다. 제2 화합물 반도체층(206) 상에 도전층(220)을 형성한다. 이때, 도전층(220)은 상부 전극으로써 활성층(204)에서 방출되는 광이 차단될 수 있을 정도의 두께로 형성하는 것이 바람직하다.Referring to FIG. 14, the first compound semiconductor layer 202, the active layer 204, and the second compound semiconductor layer 206 are sequentially formed on the high resistance substrate 200. For a description of these material layers refer to the first embodiment. The conductive layer 220 is formed on the second compound semiconductor layer 206. In this case, the conductive layer 220 is preferably formed to a thickness such that the light emitted from the active layer 204 can be blocked as the upper electrode.
계속해서, 도 15에 도시한 바와 같이 제1 실시예에 따라 고 저항성 기판(200)을 뒤집은 후 고 저항성 기판(200)에 제1 화합물 반도체층(202)의 저면이 노출되는 비어홀(216)을 형성한다. 그리고 고 저항성 기판(200)의 저면 상에(바람직하게는 전면에) 제1 화합물 반도체층(202)의 노출된 저면과 접촉되도록 투광성도전층(222)을 형성한다. 투광성 도전층(222)은 하부 전극으로 사용된다. 투광성 도전층(222) 상에 패드 도전층(미도시)을 형성한 다음, 이를 패터닝하여 패드층(224)을 형성한다. 패드층(224)은 패키지 공정에서 투광성 도전층(222)의 본딩을 위한 것이다.Subsequently, as shown in FIG. 15, the via hole 216 in which the bottom surface of the first compound semiconductor layer 202 is exposed to the high resistive substrate 200 is turned over after the high resistive substrate 200 is turned over. Form. A light transmissive conductive layer 222 is formed on the bottom surface of the highly resistive substrate 200 (preferably on the front surface) so as to contact the exposed bottom surface of the first compound semiconductor layer 202. The transparent conductive layer 222 is used as a lower electrode. A pad conductive layer (not shown) is formed on the transparent conductive layer 222, and then patterned to form a pad layer 224. The pad layer 224 is for bonding the transparent conductive layer 222 in the packaging process.
이렇게 해서, 제1 실시예와 마찬가지로 제1 화합물 반도체층(202)의 저면이 노출되는 비어홀(216)이 형성되어 있는 고 저항성 기판(200)을 포함하는 발광 다이오드가 형성된다. 그러나 제2 실시예에서는 제1 실시예와 달리 고 저항성 기판(200)의 저면에 제1 화합물 반도체층(202)과 접촉되는 하부 전극이 투명하고 하부 전극의 저면에 패드층(224)이 형성되는 하방 방출형 발광 다이오드가 형성된다.In this manner, similarly to the first embodiment, a light emitting diode including the highly resistive substrate 200 having the via hole 216 formed at the bottom of the first compound semiconductor layer 202 is formed. However, in the second embodiment, unlike the first embodiment, the lower electrode in contact with the first compound semiconductor layer 202 is transparent on the bottom of the highly resistive substrate 200, and the pad layer 224 is formed on the bottom of the lower electrode. A downward emission light emitting diode is formed.
<제3 실시예>Third Embodiment
제1 실시예의 경우처럼 상방 방출형 발광 다이오드의 제조 방법에 관한 것이나 고 저항성 기판(200)의 식각 공정 이후의 공정을 달리하는 경우이다. 따라서, 고 저항성 기판(200) 저면의 그라인딩, 래핑, 폴리싱 공정까지는 제1 실시예를 따라 진행한다.As in the case of the first embodiment, the present invention relates to a method of manufacturing a top emission type light emitting diode, or to a process after the etching process of the highly resistive substrate 200 is different. Therefore, the grinding, lapping, and polishing processes of the bottom of the highly resistive substrate 200 proceed according to the first embodiment.
이후, 도 16에 도시한 바와 같이, 고 저항성 기판(200) 저면 상에 기판(200)의 소정 영역만을 덮고 나머지 영역은 노출시키는 마스크 패턴(226)을 형성한다. 바람직하게는 마스크 패턴(226)은 고 저항성 기판(200) 저면 가운데 영역 상에 형성한다. 마스크 패턴(226)을 식각 마스크로 하여 고 저항성 기판(200) 저면의 노출된 전면을 식각한다. 식각은 제1 화합물 반도체층(202)의 저면이 노출될 때까지 실시한다.Thereafter, as shown in FIG. 16, a mask pattern 226 is formed on the bottom of the highly resistive substrate 200 to cover only a predetermined region of the substrate 200 and expose the remaining region. Preferably, the mask pattern 226 is formed on the center region of the bottom surface of the highly resistive substrate 200. The exposed entire surface of the bottom surface of the highly resistive substrate 200 is etched using the mask pattern 226 as an etch mask. Etching is performed until the bottom surface of the first compound semiconductor layer 202 is exposed.
도 17을 참조하면, 상기 식각 결과 고 저항성 기판(200) 저면의 가운데 영역을 제외한 전영역이 식각되어 제1 화합물 반도체층(202)의 저면 가운데 영역을 덮는 고 저항성 기판 패턴(200a)이 형성되고, 제1 화합물 반도체층(202)의 저면은 고 저항성 기판 패턴(200a)으로 덮인 가운데를 제외한 전 영역이 노출된다. 고 저항성 기판(200)의 내식각성으로 인해, 고 저항성 기판 패턴(200a)은 그 측면이 포지티브(positive) 경사를 갖게 형성된다. 즉, 고 저항성 기판 패턴(200a)의 마스크 패턴(226)에 의해 덮여진 부분의 면적은 제1 화합물 반도체층(202)의 저면과 접촉된 부분의 면적이 좁다.Referring to FIG. 17, as a result of the etching, the entire region except the center region of the bottom surface of the high resistance substrate 200 is etched to form a high resistance substrate pattern 200a covering the center region of the bottom surface of the first compound semiconductor layer 202. The entire bottom surface of the first compound semiconductor layer 202 is exposed except for the center covered with the high resistive substrate pattern 200a. Due to the etching resistance of the high resistive substrate 200, the high resistive substrate pattern 200a is formed to have a positive inclination at a side thereof. That is, the area of the portion covered by the mask pattern 226 of the high resistive substrate pattern 200a has a small area in contact with the bottom surface of the first compound semiconductor layer 202.
계속해서, 마스크 패턴(226)을 제거한 후, 도 18에 도시한 바와 같이, 상기 식각에 의해 노출된 제1 화합물 반도체층(202)의 저면 상에 고 저항성 기판 패턴(200a)의 전면을 덮는 형태로 도전층(228)을 형성한다. 도전층(228)은 하부 전극으로 사용되며 차광성을 갖는다.Subsequently, after removing the mask pattern 226, as shown in FIG. 18, the entire surface of the high resistive substrate pattern 200a is covered on the bottom surface of the first compound semiconductor layer 202 exposed by the etching. The conductive layer 228 is formed. The conductive layer 228 is used as a lower electrode and has light blocking property.
이렇게 해서, 고 저항성 기판 패턴(200a)이 제1 화합물 반도체층(202)의 저면 가운데와 접촉되어 있고, 그 둘레의 제1 화합물 반도체층(202)의 저면과 접촉되는 차광성 하부 전극을 갖는 상방 방출형 발광 다이오드가 형성된다.In this way, the high resistive substrate pattern 200a is in contact with the bottom center of the first compound semiconductor layer 202, and has a light blocking lower electrode in contact with the bottom of the first compound semiconductor layer 202 around it. An emission type light emitting diode is formed.
<제4 실시예>Fourth Example
제3 실시예에 의한 제조 방법의 특징과 제2 실시예에 의한 제조 방법을 결합한 경우이다.This is a case where the features of the manufacturing method according to the third embodiment are combined with the manufacturing method according to the second embodiment.
구체적으로, 도 19에 도시한 바와 같이, 제2 실시예에 의한 제조 방법에 따라 고 저항성 기판(200) 저면의 연마 공정까지 진행한 다음, 고 저항성 기판(200)의 저면에 도 20에 도시한 고 저항성 기판 패턴(200a)을 형성하기 위한 마스크 패턴(230)을 형성하고 이를 식각 마스크로 하여 고 저항성 기판(200) 저면의 노출된 전면을 식각한 다음, 마스크 패턴(230)을 제거한다. 이 결과, 제3 실시예에 의한 제조 방법에서 설명한 바 있는 고 저항성 기판 패턴(200a)이 제1 화합물 반도체층(202)의 저면 가운데 형성된다. 고 저항성 기판 패턴(200a)의 전면과 그 둘레의 제1 화합물 반도체층(202)의 저면 상에 활성층(204)으로부터 방출되는 광에 대해 투명한 투광성 도전층(232)을 형성한다. 투광성 도전층(232)은 하부 전극으로 사용된다. 투광성 도전층(232)의 전면에 패드 도전층(미도시)을 형성한 다음, 패터닝하여 패드층(234)을 형성한다. 패드층(234)은 투광성 도전층(232)의 어느 영역 상에나 형성할 수 있으나, 본딩 공정을 고려할 때, 고 저항성 기판 패턴(200a)의 저면에 대응하는 영역 상에 형성하는 것이 바람직하다.Specifically, as shown in FIG. 19, the process of polishing the bottom of the high resistive substrate 200 is performed according to the manufacturing method according to the second embodiment, and then the bottom of the high resistive substrate 200 is shown in FIG. 20. The mask pattern 230 for forming the high resistive substrate pattern 200a is formed and the exposed front surface of the bottom surface of the high resistive substrate 200 is etched using the mask pattern 230 as an etch mask, and then the mask pattern 230 is removed. As a result, the highly resistive substrate pattern 200a described in the manufacturing method according to the third embodiment is formed in the bottom of the first compound semiconductor layer 202. A transparent conductive layer 232 transparent to light emitted from the active layer 204 is formed on the front surface of the high resistive substrate pattern 200a and the bottom surface of the first compound semiconductor layer 202 around it. The transparent conductive layer 232 is used as a lower electrode. A pad conductive layer (not shown) is formed on the entire surface of the transparent conductive layer 232 and then patterned to form a pad layer 234. The pad layer 234 may be formed on any region of the transparent conductive layer 232, but in consideration of the bonding process, the pad layer 234 may be formed on the region corresponding to the bottom surface of the highly resistive substrate pattern 200a.
이렇게 해서, 고 저항성 기판 패턴(200a)이 제1 화합물 반도체층(202)의 저면 가운데와 접촉되어 있고, 그 둘레의 제1 화합물 반도체층(202)의 저면과 접촉되는 투광성 하부 전극을 갖는 하방 방출형 발광 다이오드가 형성된다.In this way, the highly resistive substrate pattern 200a is in contact with the bottom center of the first compound semiconductor layer 202, and has a light emission lower electrode having a transmissive lower electrode in contact with the bottom of the first compound semiconductor layer 202 around it. A type light emitting diode is formed.
<제5 실시예>Fifth Embodiment
레이저 다이오드 제조 방법에 관한 것으로써, 도 21은 고 저항성 기판 상에 레이징을 위한 물질층을 순차적으로 형성하고, 상기 레이징을 위한 물질층과 접촉되는 상부 전극을 형성하는 과정을 나타낸다.Regarding a method of manufacturing a laser diode, FIG. 21 illustrates a process of sequentially forming a material layer for lasing on a highly resistive substrate and forming an upper electrode in contact with the material layer for lasing.
구체적으로, 도 21을 참조하면, 고 저항성 기판(300) 상에 제1 화합물 반도체층(302), 제1 클래드층(304), 제1 도파층(306), 활성층(308), 제2 도파층(310), 제2 클래드층(312) 및 제2 화합물 반도체층(314)을 순차적으로 형성한다. 활성층(308)과 함께 제1 및 제2 도파층(306, 310)은 레이징을 위한 공진기층으로 사용된다. 고 저항성 기판(300)은 내식각성 기판으로써 사파이어 기판으로 형성하는 것이 바람직하다. 제1 및 제2 화합물 반도체층(302, 314)은 모두 GaN계열의 III-V족 질화물 화합물 반도체층으로 형성하되, 직접 천이형으로 형성하는 것이 바람직하고, 그 중에서도 각각 n-GaN층 및 p-GaN층으로 형성하는 것이 더욱 바람직하다. 천이 형태는 크게 제한할 필요가 없으므로, GaN계열의 III-V족 질화물 화합물 반도체층 중에서 간접 천이형 화합물층으로 형성할 수도 있다. 또, 제1 및 제2 화합물 반도체층(302, 314)은 언 도프트(undoped) GaN층이나 알루미늄(Al) 또는 인듐(In)을 소정의 비율로 함유하는 GaN층, 예컨대 InGaN층이나 AlGaN층으로 형성할 수도 있다. 또한, 반드시 GaN계열이 아니거나 질화물이 아닌 물질층으로 형성할 수도 있다. 활성층(308)은 GaN계열의 III-V족 질화물 화합물 반도체층으로 형성하는 것이 바람직하나, 그 중에서도 다중 양자 우물(MQW: Multi Quantum Well) 구조를 갖는 화합물 반도체층으로 형성하는 것이 바람직하며, 특히 InxAlyGa1-x-yN(0 ≤x ≤1, 0 ≤y ≤1 그리고 x+y ≤1)층으로 형성하는 것이 더욱 바람직하다. 제1 및 제2 클래드층(304, 312)은 각각 제1 및 제2 도파층(306, 310)뿐만 아니라 활성층(308)보다 굴절률이 낮은 물질층으로 형성하는 것이 바람직하고, 그 중에서도 제1 클래드층(304)은 n-AlGaN/GaN층으로 형성하는 것이 바람직하고, 제2 클래드층(310)은 p-AlGaN/GaN층으로 형성하는 것이 바람직하다. 제1 및 제2 도파층(306,310)은 제1 및 제2 클래드층(304, 312)보다 굴절률이 높은 물질층으로 형성하되, GaN계열의 III-V족 질화물 화합물 반도체층으로 형성하는 것이 바람직하며, 더욱 바람직하게는 제1 도파층(306)은 n-GaN층으로, 제2 도파층(310)은 p-GaN층으로 각각 형성한다. 제1 및 제2 도파층(306, 310)은 제1 및 제2 클래드층(304, 312)과 함께 활성층(308)에서 방출되는 광 중에서 공진기층의 축에 수직한 방향으로 방출되는 광을 활성층(308)으로 전반사 시켜 사실상 상기 광을 활성층(308)내로 가두는 역할을 한다. 이를 위해 활성층(308)은 제1 및 제2 도파층(306, 310)보다 굴절률이 높은 물질층으로 형성하는 것이 바람직하다. 활성층(308)은 실질적으로 레이징이 일어나는 물질층으로써, GaN계열의 III-V족 질화물 화합물 반도체층으로 형성하는 것이 바람직하나 인듐(In)을 소정의 비율로 첨가한 InGaN층으로 형성하는 것이 더욱 바람직하다. 활성층(308)은 GaN계열 이외의 III-V족 화합물 반도체층으로 형성할 수도 있는데, 이때는 제1 및 제2 도파층(306, 310), 제1 및 제2 클래드층(304, 312), 제1 및 제2 화합물 반도체층(302, 314) 등도 상기 활성층(308)과 부합될 수 있는 물질적 특성을 갖는 다른 물질층으로 형성하는 것이 바람직하다.In detail, referring to FIG. 21, the first compound semiconductor layer 302, the first cladding layer 304, the first waveguide layer 306, the active layer 308, and the second waveguide are formed on the high resistance substrate 300. The layer 310, the second cladding layer 312 and the second compound semiconductor layer 314 are sequentially formed. The first and second waveguide layers 306 and 310 together with the active layer 308 are used as resonator layers for lasing. The high resistance substrate 300 is preferably formed of a sapphire substrate as an etching resistant substrate. The first and second compound semiconductor layers 302 and 314 are both formed of a GaN-based group III-V nitride compound semiconductor layer, but are preferably formed in a direct transition type, and among them, the n-GaN layer and p-, respectively. It is more preferable to form with a GaN layer. Since the transition form does not need to be largely limited, it can also be formed as an indirect transition compound layer in the GaN series III-V nitride compound semiconductor layer. In addition, the first and second compound semiconductor layers 302 and 314 may include an undoped GaN layer, a GaN layer containing aluminum (Al) or indium (In) at a predetermined ratio, such as an InGaN layer or an AlGaN layer. It can also be formed. It may also be formed of a material layer that is not necessarily GaN-based or is not nitride. The active layer 308 is preferably formed of a GaN-based group III-V nitride compound semiconductor layer, but is particularly preferably formed of a compound semiconductor layer having a multi quantum well (MQW) structure. It is more preferable to form a x Al y Ga 1-xy N (0 ≦ x ≦ 1, 0 ≦ y ≦ 1 and x + y ≦ 1) layer. It is preferable that the first and second cladding layers 304 and 312 are formed of a material layer having a lower refractive index than the active layer 308 as well as the first and second waveguide layers 306 and 310, respectively. The layer 304 is preferably formed of an n-AlGaN / GaN layer, and the second cladding layer 310 is preferably formed of a p-AlGaN / GaN layer. The first and second waveguide layers 306 and 310 may be formed of a material layer having a higher refractive index than the first and second cladding layers 304 and 312, but may be formed of a GaN-based group III-V nitride compound semiconductor layer. More preferably, the first waveguide layer 306 is formed of an n-GaN layer and the second waveguide layer 310 is formed of a p-GaN layer. The first and second waveguide layers 306 and 310, together with the first and second cladding layers 304 and 312, provide light that is emitted in the direction perpendicular to the axis of the resonator layer among the light emitted from the active layer 308. Total reflection at 308 to actually trap the light into the active layer 308. To this end, the active layer 308 is preferably formed of a material layer having a higher refractive index than the first and second waveguide layers 306 and 310. The active layer 308 is a material layer that substantially raises the thickness, and is preferably formed of a GaN-based group III-V nitride compound semiconductor layer. desirable. The active layer 308 may be formed of a group III-V compound semiconductor layer other than the GaN series, in which case the first and second waveguide layers 306 and 310, the first and second clad layers 304 and 312, and the first and second cladding layers 304 and 312 are formed. The first and second compound semiconductor layers 302 and 314 may also be formed of another material layer having material properties that may be compatible with the active layer 308.
계속해서, 제2 화합물 반도체층(314) 상에 감광막(미도시)을 도포한 다음, 패터닝하여 제2 화합물 반도체층(314)의 소정 영역을 덮는 감광막 패턴(316)을 형성한다. 감광막 패턴(316)은 제2 클래드층(312)을 리지 형태로 패터닝하기 위한 마스크 패턴이다.Subsequently, a photoresist film (not shown) is applied on the second compound semiconductor layer 314, and then patterned to form a photoresist pattern 316 covering a predetermined region of the second compound semiconductor layer 314. The photoresist pattern 316 is a mask pattern for patterning the second clad layer 312 in a ridge form.
도 22를 참조하면, 감광막 패턴(316)을 식각 마스크로 하여 제2 화합물 반도체층(314)의 노출된 부분을 식각한 다음, 계속해서 제2 클래드층(312)의 노출되는부분을 소정의 두께만큼 제거한다. 이렇게 해서, 제2 클래드층(312)은 감광막 패턴(316)이 형성된 부분을 제외한 나머지 부분은 두께가 얇고 감광막 패턴(316)이 형성된 가운데 부분의 두께는 상대적으로 두꺼운, 곧 상부면의 가운데 부분이 돌출된 리지(또는 리브) 구조로 형성된다. 또, 제2 클래드층(312)의 돌출된 부분의 상부면 상에 제2 화합물 반도체층 패턴(314a)이 형성된다.Referring to FIG. 22, the exposed portion of the second compound semiconductor layer 314 is etched using the photoresist pattern 316 as an etching mask, and then the exposed portion of the second clad layer 312 is a predetermined thickness. Remove it. In this way, the second clad layer 312 is thin except for the portion where the photoresist pattern 316 is formed, and the thickness of the center portion where the photoresist pattern 316 is formed is relatively thick, that is, the middle portion of the upper surface is formed. It is formed of a protruding ridge (or rib) structure. In addition, the second compound semiconductor layer pattern 314a is formed on the upper surface of the protruding portion of the second clad layer 312.
계속해서, 감광막 패턴(316)을 제거한 후, 도 23에 도시한 바와 같이, 리지 형태의 제2 클래드층(312)의 전면에 보호막(318)을 형성한 다음, 제2 화합물 반도체층 패턴(314a)의 일부 영역, 바람직하게는 가운데 영역이 노출되도록 패터닝한다. 이렇게 해서, 제2 클래드층(312) 상에 제2 화합물 반도체층 패턴(314a)과 대칭적으로 접촉되는 보호막(318)이 형성된다. 보호막(318) 상에 제2 화합물 반도체층 패턴(314a)의 노출된 영역과 접촉되도록 도전층(320)을 형성한다. 도전층(320)은 상부 전극으로 사용된다.Subsequently, after removing the photoresist pattern 316, as shown in FIG. 23, a protective film 318 is formed on the entire surface of the second cladding layer 312 having a ridge shape, and then the second compound semiconductor layer pattern 314a is formed. Some areas, preferably a middle area, are patterned to expose. In this way, a protective film 318 is formed on the second clad layer 312 in symmetrical contact with the second compound semiconductor layer pattern 314a. The conductive layer 320 is formed on the passivation layer 318 to be in contact with the exposed region of the second compound semiconductor layer pattern 314a. The conductive layer 320 is used as the upper electrode.
도 24를 참조하면, 도전층(320)을 형성한 다음, 결과물을 뒤집어서 고 저항성 기판(300)의 저면이 윗면이 되게 한다. 이어서, 고 저항성 기판(300)의 저면을 그라인딩, 래핑, 및 폴리싱하여 소자를 지지할 수 있을 정도의 두께까지 제거한다. 이렇게 연마된 고 저항성 기판(300)의 저면 상에 마스크층(미도시)을 형성한다. 상기 마스크층은 포토레지스트막, 실리콘 산화막, 또는 금속층(예컨대, 니켈층)으로 형성한다. 상기 마스크층을 패터닝하여 고 저항성 기판(300)의 저면 상에 비어홀이 형성될 영역을 노출시키는 마스크 패턴(322)을 형성한다. 마스크 패턴(322)을 식각 마스크로 하여 고 저항성 기판(300)의 노출된 부분을 식각한다. 상기 식각은 제1화합물 반도체층(302)의 저면이 노출될 때까지 실시한다.Referring to FIG. 24, after the conductive layer 320 is formed, the resultant is turned upside down so that the bottom surface of the high resistive substrate 300 becomes the top surface. Then, the bottom surface of the highly resistive substrate 300 is ground, wrapped, and polished to remove the thickness enough to support the device. A mask layer (not shown) is formed on the bottom of the polished high resistive substrate 300. The mask layer is formed of a photoresist film, a silicon oxide film, or a metal layer (for example, a nickel layer). The mask layer is patterned to form a mask pattern 322 exposing a region where a via hole is to be formed on a bottom surface of the highly resistive substrate 300. The exposed portion of the highly resistive substrate 300 is etched using the mask pattern 322 as an etch mask. The etching is performed until the bottom surface of the first compound semiconductor layer 302 is exposed.
이렇게 해서 도 25에 도시한 바와 같이, 고 저항성 기판(300)에 제1 화합물 반도체층(302)의 저면이 노출되는 비어홀(324)이 형성된다. 마스크 패턴(322)을 제거한 후(마스크 패턴(322)이 포토 레지스트 패턴이 아닌 경우, 곧 실리콘 산화막 패턴이나 금속층 패턴과 같이 하드 마스크 패턴인 경우에는 제거하지 않아도 무방하다), 비어홀(324)이 형성된 제1 화합물 반도체층(302)의 전면에 마스크 패턴(322)을 제거한 다음, 도 26에 도시한 바와 같이, 고 저항성 기판(300)의 저면 상에(바람직하게는 전면에) 비어홀(324)을 통해서 노출되는 제1 화합물 반도체층(302)의 저면과 접촉되도록 도전층(326)을 형성한다. 도전층(326)은 하부 전극으로 사용된다. 레이징 과정에서 발생되는 열이 문제가 되지 않는 경우, 도전층(326)은 비어홀(324)을 채우는 형태로 형성할 수도 있다.In this way, as shown in FIG. 25, the via hole 324 is formed in the high resistance substrate 300 to expose the bottom surface of the first compound semiconductor layer 302. After removing the mask pattern 322 (when the mask pattern 322 is not a photoresist pattern, it may be removed if it is a hard mask pattern such as a silicon oxide film pattern or a metal layer pattern), and a via hole 324 is formed. After removing the mask pattern 322 on the entire surface of the first compound semiconductor layer 302, as shown in FIG. 26, the via hole 324 is formed on the bottom surface of the highly resistive substrate 300 (preferably on the entire surface). The conductive layer 326 is formed to be in contact with the bottom surface of the first compound semiconductor layer 302 exposed through. The conductive layer 326 is used as the lower electrode. When the heat generated during the lasing process is not a problem, the conductive layer 326 may be formed to fill the via hole 324.
이렇게 해서, 대향하는 전극 사이에 레이징 물질층을 구비하고 하부 전극이 고 저항성 기판에 형성된 비어홀을 통해서 상기 레이징 물질층과 접촉되는 형태의 레이저 다이오드가 형성된다.In this way, a laser diode is formed having a layer of lasing material between opposing electrodes and the bottom electrode contacting the layer of lasing material through a via hole formed in a highly resistive substrate.
<제6 실시예>Sixth Embodiment
고 저항성 기판(300)의 저면 연마 공정까지는 제5 실시예를 따라 진행한다.The bottom polishing process of the highly resistive substrate 300 is performed according to the fifth embodiment.
이후, 도 27에 도시한 바와 같이, 고 저항성 기판(300)의 저면 상에 저면의 소정 영역(바람직하게는 가운데)을 덮고 나머지 부분은 노출시키는 마스크 패턴(328)을 형성한다. 마스크 패턴(328)을 식각 마스크로 하여 고 저항성 기판(300)의 노출된 부분을 제1 화합물 반도체층(302)의 저면이 노출될 때까지 식각하면, 도 28에 도시한 바와 같이 제1 화합물 반도체층(302)의 저면의 소정 부분(바람직하게는 가운데)을 덮는 고 저항성 기판 패턴(300a)이 형성되고, 그 둘레의 제1 화합물 반도체층(302)의 저면이 노출된다.Next, as shown in FIG. 27, a mask pattern 328 is formed on the bottom of the high resistive substrate 300 to cover a predetermined region (preferably the middle) of the bottom and expose the remaining portion. If the exposed portion of the highly resistive substrate 300 is etched using the mask pattern 328 as an etch mask until the bottom surface of the first compound semiconductor layer 302 is exposed, the first compound semiconductor is shown in FIG. 28. A high resistive substrate pattern 300a is formed to cover a predetermined portion (preferably the middle) of the bottom of the layer 302, and the bottom of the first compound semiconductor layer 302 around it is exposed.
계속해서, 마스크 패턴(328)을 제거하고, 도 29에 도시한 바와 같이 고 저항성 기판 패턴(300a)의 전면을 덮는 도전층(330)을 제1 화합물 반도체층(302)의 노출된 저면 상에 형성한다. 도전층(330)은 하부 전극으로 사용된다. 고 저항성 기판 패턴(300a)은 그 측면이 포지티브한 경사를 갖도록 형성되므로, 도전층(330)은 전 영역에서 균일한 두께로 형성된다.Subsequently, the mask pattern 328 is removed and a conductive layer 330 covering the entire surface of the high resistive substrate pattern 300a is disposed on the exposed bottom surface of the first compound semiconductor layer 302 as shown in FIG. 29. Form. The conductive layer 330 is used as a lower electrode. Since the highly resistive substrate pattern 300a is formed to have a positive inclination at the side surface thereof, the conductive layer 330 is formed to have a uniform thickness in all areas.
이렇게 해서, 대향하는 전극 사이에 레이징을 위한 물질층이 구비되어 있되,고 저항성 기판이 레이징을 위한 물질층과 이에 접촉되는 하부 전극에 둘러싸인 형태의 레이저 다이오드가 형성된다.In this way, a layer of material for lasing is provided between opposing electrodes, and a laser diode is formed in which a highly resistive substrate is surrounded by a layer of material for lasing and a lower electrode in contact therewith.
한편, 고 저항성 기판(300)에 제1 화합물 반도체층(302)의 저면을 노출시키기 위한 비어홀(332)을 형성하는 과정에서 발광 소자의 분리를 위한 식각을 병행할 수 있다. 이 과정은 상기한 여러 실시예에 의한 제조 방법 중에서 고 저항성 기판의 저면에 비어홀이 형성되는 공정이면 어느 공정에나 적용할 수 있다.Meanwhile, in the process of forming the via hole 332 for exposing the bottom surface of the first compound semiconductor layer 302 on the highly resistive substrate 300, etching for separating the light emitting device may be performed in parallel. This process can be applied to any process as long as the via hole is formed in the bottom surface of the highly resistive substrate among the manufacturing methods according to the above-described embodiments.
구체적으로, 도 30에 도시한 바와 같이, 고 저항성 기판(300)에 비어홀(332)을 형성함과 동시에 발광 소자의 경계 영역에 소자 분리를 위한 트랜치(334)를 형성한다. 이렇게 함으로써, 발광 소자를 분리하기 위한 별도의 다이아몬드 커팅 공정이 필요하지 않고, 단순히 트랜치(334)가 부분의 반대쪽을 눌러주는 것으로 발광 소자들을 분리할 수 있다. 참조부호 A는 발광 소자가 형성되는 영역은 나타낸다.Specifically, as shown in FIG. 30, the via hole 332 is formed in the high resistance substrate 300, and the trench 334 for device isolation is formed in the boundary region of the light emitting device. This eliminates the need for a separate diamond cutting process to separate the light emitting devices, and allows the light emitting devices to be separated by simply pressing the trench 334 on the opposite side of the portion. Reference numeral A denotes a region where the light emitting element is formed.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 실시예의 예시로서 해석되어야 한다. 예들 들어 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 고 저항성 기판의 저면을 연마하기에 앞서 고 저항성 기판 상에 형성된 결과물을 보호하기 위한 보호막을 형성할 수도 있을 것이다. 또, 상부 및 하부 전극 사이의 발광 물질층 또는 레이징 물질층의 구성을 다르게 할 수 있을 것이며, 레이저 다이오드의 경우 활성층과 상부 전극 사이의 형태를 리지 구조와 다른 형태로 구성할 수 있을 것이다. 또, 상술한 본 발명의 기술적 사상을 이득도파형 뿐만 아니라 굴절도파형 레이저 다이오드에도 적용할 수 있을 것이다. 이와 같이 본 발명의 기술적 사상을 바탕으로 하는 변형된 실시예가 더 있을 수 있으므로, 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.While many details are set forth in the foregoing description, they should be construed as illustrative of preferred embodiments, rather than to limit the scope of the invention. For example, one of ordinary skill in the art may form a protective film for protecting a result formed on the high resistive substrate before polishing the bottom of the high resistive substrate. In addition, the configuration of the light emitting material layer or the laminating material layer between the upper and lower electrodes may be different, and in the case of a laser diode, the shape between the active layer and the upper electrode may be configured differently from the ridge structure. In addition, the technical idea of the present invention described above may be applied to not only a gain waveguide but also a refractive waveguide laser diode. As such, there may be further modified embodiments based on the technical spirit of the present invention, and therefore, the scope of the present invention should be determined by the technical spirit described in the claims rather than by the described embodiments.
상술한 바와 같이, 본 발명에 의한 발광 소자에서 두 개의 전극은 발광 영역을 중심으로 대향하는 위치에 구비되어 있다. 예컨대, 활성층을 중심으로 해서 상하로 대향되는 위치에 구비되어 있다. 이에 따라 패키지 단계에서 하나의 와이어만 본딩하면되므로 공정이 단순해질 뿐만 아니라 그에 소요되는 시간도 줄일 수 있다. 또한, 전극이 종래의 경우처럼 깊게 식각된 부분에 형성된 것이 아니므로 본딩 불량을 대폭 줄일 수 있고 그에 따라 수율도 증가시킬 수 있다. 또, 종래의 경우처럼 n-GaN층이 노출될 때까지 깊게 식각한 다음, 상기 노출된 n-GaN층 상에 전극을 위한 패턴을 형성하는 것이 아니라 단순히 기판의 뒷면에 전극을 형성하는 것이므로 종래에 비해 사진 및 식각 공정을 줄일 수 있고, 따라서 전체 소자 제조 공정도 줄일 수 있다.As described above, in the light emitting device according to the present invention, two electrodes are provided at positions opposite to the light emitting region. For example, it is provided in the position facing up and down centering on an active layer. This not only simplifies the process but also reduces the time required by bonding only one wire at the package stage. In addition, since the electrode is not formed in the deeply etched portion as in the conventional case, the bonding defect can be greatly reduced, and thus the yield can be increased. In addition, since the n-GaN layer is deeply etched until the n-GaN layer is exposed as in the conventional case, an electrode is formed on the back side of the substrate instead of forming a pattern for the electrode on the exposed n-GaN layer. Compared to this, it is possible to reduce the photolithography and etching processes, and thus reduce the overall device manufacturing process.
Claims (51)
Priority Applications (10)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2000-0077746A KR100413808B1 (en) | 2000-12-18 | 2000-12-18 | Light emitting device using GaN series III-V group nitride semiconductor material and method for manufacturing the same |
| US10/012,309 US6657237B2 (en) | 2000-12-18 | 2001-12-12 | GaN based group III-V nitride semiconductor light-emitting diode and method for fabricating the same |
| GB0130203A GB2374459B (en) | 2000-12-18 | 2001-12-17 | GaN based group III-V nitride semiconductor light-emitting diode and method for fabricating the same |
| GB0510128A GB2411522B (en) | 2000-12-18 | 2001-12-17 | GaN based group III-V nitride semi-conductor light emitting diode |
| JP2001383523A JP3859505B2 (en) | 2000-12-18 | 2001-12-17 | GaN-based group III-V nitride semiconductor light-emitting device and method for manufacturing the same |
| CNB011433043A CN100452447C (en) | 2000-12-18 | 2001-12-18 | GaN group III-V family nitride light-emitting diode and its production method |
| DE10162421A DE10162421A1 (en) | 2000-12-18 | 2001-12-18 | Light-emitting component and associated manufacturing process |
| US10/673,251 US7566578B2 (en) | 2000-12-18 | 2003-09-30 | GaN based group III-V nitride semiconductor light-emitting diode and method for fabricating the same |
| US12/495,000 US8324004B2 (en) | 2000-12-18 | 2009-06-30 | Method for manufacturing of light emitting device using GaN series III-V group nitride semiconductor material |
| US13/674,568 US20130087764A1 (en) | 2000-12-18 | 2012-11-12 | Gan based group iii-v nitride semiconductor light-emitting diode and method for fabricating the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2000-0077746A KR100413808B1 (en) | 2000-12-18 | 2000-12-18 | Light emitting device using GaN series III-V group nitride semiconductor material and method for manufacturing the same |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20020048546A KR20020048546A (en) | 2002-06-24 |
| KR100413808B1 true KR100413808B1 (en) | 2003-12-31 |
Family
ID=27682760
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2000-0077746A KR100413808B1 (en) | 2000-12-18 | 2000-12-18 | Light emitting device using GaN series III-V group nitride semiconductor material and method for manufacturing the same |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100413808B1 (en) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100958054B1 (en) * | 2003-03-08 | 2010-05-13 | 삼성전자주식회사 | Submount of semiconductor laser diode, manufacturing method thereof and semiconductor laser diode assembly adopting the same |
| JP2005150675A (en) * | 2003-11-18 | 2005-06-09 | Itswell Co Ltd | Semiconductor light-emitting diode and its manufacturing method |
| KR20050013045A (en) * | 2003-12-12 | 2005-02-02 | 주식회사 이츠웰 | GaN-based vertical electrode laser diode utilizing the technique of sapphire etching and manufacturing method of the same |
| KR100663321B1 (en) * | 2004-04-30 | 2007-01-02 | 주식회사 이츠웰 | light emitting diode with vertical electrode and manufacturing method of the same |
| KR100604465B1 (en) * | 2004-07-19 | 2006-07-25 | 김성진 | GaN-based high electron mobility transistor and method for manufacturing the same |
| KR20070027290A (en) | 2005-09-06 | 2007-03-09 | 엘지이노텍 주식회사 | Light emitting diode and method of manufacturing the same |
| KR101125339B1 (en) | 2006-02-14 | 2012-03-27 | 엘지이노텍 주식회사 | Nitride compound based light-emitting semiconductor and fabricating method thereof |
| KR102115755B1 (en) * | 2014-01-03 | 2020-05-27 | 한국전자통신연구원 | Method for manufacturing vertical Ultra-violet light emitting diode |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0883929A (en) * | 1994-09-14 | 1996-03-26 | Rohm Co Ltd | Semiconductor light emitting element and manufacture thereof |
-
2000
- 2000-12-18 KR KR10-2000-0077746A patent/KR100413808B1/en not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0883929A (en) * | 1994-09-14 | 1996-03-26 | Rohm Co Ltd | Semiconductor light emitting element and manufacture thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20020048546A (en) | 2002-06-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3859505B2 (en) | GaN-based group III-V nitride semiconductor light-emitting device and method for manufacturing the same | |
| JP4147073B2 (en) | Manufacturing method of light emitting diode | |
| US6900068B2 (en) | Light emitting diode and method of making the same | |
| JP4368225B2 (en) | Method for manufacturing nitride-based semiconductor light-emitting device | |
| US6015719A (en) | Transparent substrate light emitting diodes with directed light output | |
| US9281446B2 (en) | Light-emitting diode and method for manufacturing same | |
| JP5304662B2 (en) | Light emitting element | |
| KR101100425B1 (en) | Semiconductor laser diode and method for manufacturing the same | |
| JP2005513787A (en) | Light emitting diode with planar omnidirectional reflector | |
| WO2011016201A1 (en) | Light-emitting element and light-emitting device | |
| JP2004071644A (en) | Nitride semiconductor light emitting device | |
| JP2010114337A (en) | Light-emitting device | |
| JP2006066449A (en) | Semiconductor light emitting device | |
| US8426878B2 (en) | Semiconductor light emitting device and method for manufacturing same | |
| JP5065936B2 (en) | Semiconductor light emitting device and manufacturing method thereof | |
| KR100413808B1 (en) | Light emitting device using GaN series III-V group nitride semiconductor material and method for manufacturing the same | |
| US6882672B2 (en) | Point emission type light emitting element and concentrating point emission type light emitting element | |
| US20140138729A1 (en) | High efficiency light emitting diode | |
| JP2010192709A (en) | Light-emitting element | |
| KR100413435B1 (en) | Light Emitting Diode and Fabrication Method for the same | |
| KR20210086955A (en) | Light-emitting element and manufacturing method thereof | |
| KR20060134490A (en) | Flip-chip gan-based light emitting diode and manufacturing method of the same | |
| JP2009060142A (en) | Nitride semiconductor light emitting device | |
| US20220190222A1 (en) | Optoelectronic semiconductor device comprising a dielectric layer and a transparent conductive layer and method for manufacturing the optoelectronic semiconductor device | |
| US20220406966A1 (en) | Light-emitting diode chip, semiconductor light-emitting device, and display device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| N231 | Notification of change of applicant | ||
| E902 | Notification of reason for refusal | ||
| AMND | Amendment | ||
| E601 | Decision to refuse application | ||
| AMND | Amendment | ||
| J201 | Request for trial against refusal decision | ||
| B701 | Decision to grant | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20121130 Year of fee payment: 10 |
|
| FPAY | Annual fee payment |
Payment date: 20131129 Year of fee payment: 11 |
|
| LAPS | Lapse due to unpaid annual fee |