KR100408729B1 - Method for manufacturing transistor - Google Patents
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Abstract
본 발명은 셀(Cell) 영역의 트랜지스터와 주변 영역의 트랜지스터의 엘디디(Lightly Doped Drain:LDD) 영역 및 소오스/드레인 영역 형성 공정을 분리하여 트랜지스터의 특성을 개별적으로 조절하기 위한 트랜지스터의 제조 방법에 관한 것이다.The present invention provides a method of fabricating a transistor for individually controlling the characteristics of a transistor by separating a lightly doped drain (LDD) region and a source / drain region formation process of a transistor in a cell region and a transistor in a peripheral region. It is about.
본 발명의 트랜지스터의 제조 방법은 셀 영역의 트랜지스터와 주변 영역의 트랜지스터의 LDD 영역 및 소오스/드레인 영역 형성 공정을 분리하므로, 트랜지스터의 특성을 개별적으로 조절하여 소자의 특성, 신뢰성 및 수율을 향상시키는 특징이 있다.Since the transistor manufacturing method of the present invention separates the LDD region and the source / drain region forming process of the transistor in the cell region and the transistor in the peripheral region, the characteristics of the device are improved by adjusting the characteristics of the transistor individually. There is this.
Description
본 발명은 트랜지스터의 제조 방법에 관한 것으로, 특히 셀(Cell) 영역의 트랜지스터와 주변 영역의 트랜지스터의 엘디디(Lightly Doped Drain:LDD) 영역 및 소오스/드레인 영역 형성 공정을 분리하여 소자의 특성, 신뢰성 및 수율을 향상시키는 트랜지스터의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a transistor, and in particular, the characteristics of the device and the reliability of the device by separating the lightly doped drain (LDD) region and the source / drain region formation process of the transistor in the cell region and the transistor in the peripheral region. And a method for manufacturing a transistor for improving yield.
종래 기술에 따른 트랜지스터의 제조 방법은 도 1a에서와 같이, 셀 영역의 표면내에 제 1 p형 웰(Well)(12)과 주변 영역의 표면내에 n형 웰(13)과 제 2 p형 웰(14) 그리고 소자 분리 산화막(A)이 형성된 반도체 기판(11)상에 절연 막을 개재한 다수개의 게이트 전극(15)을 형성한다.In the method of manufacturing a transistor according to the prior art, as shown in FIG. 1A, the n-type well 13 and the second p-type well (12) in the surface of the cell region and the first p-type well (12) in the surface of the cell region ( 14) A plurality of gate electrodes 15 are formed on the semiconductor substrate 11 on which the element isolation oxide film A is formed, with the insulating film interposed therebetween.
그리고, 상기 게이트 전극(15)들을 포함한 전면에 제 1 감광막(16)을 도포하고, 상기 제 1 감광막(16)을 상기 n형 웰(13) 상측에만 제거되도록 선택적으로 노광 및 현상한다.The first photoresist film 16 is coated on the entire surface including the gate electrodes 15, and the first photoresist film 16 is selectively exposed and developed to be removed only above the n-type well 13.
이어, 상기 선택적으로 노광 및 현상된 상기 제 1 감광막(16)을 마스크로 n형 이온주입 공정을 하여 상기 게이트 전극(15) 양측의 n형 웰(13) 표면내에 포켓(Pocket) 영역(17)을 형성한다.Subsequently, an n-type ion implantation process is performed using the selectively exposed and developed first photoresist layer 16 as a mask, thereby forming a pocket region 17 in a surface of an n-type well 13 on both sides of the gate electrode 15. To form.
도 1b에서와 같이, 상기 제 1 감광막(16)을 제거하고, 전면에 산화막(18)과 제 2 감광막(19)을 도포하고, 상기 제 2 감광막(19)을 상기 n형 웰(13) 상측에만 남도록 선택적으로 노광 및 현상한다.As shown in FIG. 1B, the first photoresist film 16 is removed, an oxide film 18 and a second photoresist film 19 are applied to the entire surface, and the second photoresist film 19 is disposed above the n-type well 13. It is selectively exposed and developed so as to remain only.
이어, 상기 선택적으로 노광 및 현상된 상기 제 2 감광막(19)을 마스크로 n형인 LDD 이온주입 공정을 하여 상기 각 게이트 전극(15) 양측의 제 1, 제 2 p형 웰(12,14) 표면내에 LDD 영역(20)을 형성한다.Subsequently, an n-type LDD ion implantation process is performed using the selectively exposed and developed second photoresist layer 19 as a mask to surface first and second p-type wells 12 and 14 on both sides of the gate electrode 15. The LDD region 20 is formed in the inside.
도 1c에서와 같이, 상기 제 2 감광막(19)을 제거한 후, 상기 산화막(18)상에 질화막(21)과 제 3 감광막을 형성한 후, 상기 제 3 감광막을 상기 제 1 p형 웰(12) 상측에만 남도록 선택적으로 노광 및 현상한다.As shown in FIG. 1C, after the second photoresist film 19 is removed, a nitride film 21 and a third photoresist film are formed on the oxide film 18, and the third photoresist film is formed on the first p-type well 12. ) Exposure and development selectively so as to remain only on the upper side.
그리고, 상기 선택적으로 노광 및 현상된 제 3 감광막을 상기 질화막(21)과 산화막(18)을 에치 백하여 상기 주변 영역의 반도체 기판(11)상의 게이트 전극(15) 양측에 절연막 측벽을 형성한 후, 상기 제 3 감광막을 제거한다.The selectively exposed and developed third photoresist film is etched back to the nitride film 21 and the oxide film 18 to form insulating film sidewalls on both sides of the gate electrode 15 on the semiconductor substrate 11 in the peripheral region. , The third photosensitive film is removed.
이어, 상기 절연막 측벽을 포함한 전면에 제 4 감광막을 도포하고, 상기 제 4 감광막을 상기 제 1 p형 웰(12)과 n형 웰(13) 상측에만 남도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 4 감광막을 마스크로 n형 이온을 이온주입하여 상기 게이트 전극 양측의 제 2 p형 웰(14) 표면내에 n형 소오스/드레인 영역(22)을 형성한 다음, 상기 제 4 감광막을 제거한다.Subsequently, a fourth photoresist film is coated on the entire surface including the insulating layer sidewall, and the fourth photoresist film is selectively exposed and developed to remain only above the first p-type well 12 and the n-type well 13, and then the selective N-type ions are implanted with the fourth photosensitive film exposed and developed to form n-type source / drain regions 22 in the surfaces of the second p-type wells 14 on both sides of the gate electrode, and then the fourth Remove the photoresist.
그리고, 전면에 제 5 감광막을 도포하고, 상기 제 5 감광막을 상기 n형 웰(13) 상측에만 제거되도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 5 감광막을 마스크로 p형 이온을 이온주입하여 상기 게이트 전극 양측의 n형 웰(13) 표면내에 p형 소오스/드레인 영역(23)을 형성한 다음, 상기 제 5 감광막을 제거한다.After applying a fifth photoresist film to the entire surface, and selectively exposing and developing the fifth photoresist film so as to be removed only above the n-type well 13, p-type is used as the mask of the selectively exposed and developed fifth photoresist film. Ions are implanted to form a p-type source / drain region 23 in the surface of the n-type well 13 on both sides of the gate electrode, and then the fifth photosensitive film is removed.
그러나 종래의 트랜지스터의 제조 방법은 셀 영역의 트랜지스터와 주변 영역의 트랜지스터의 LDD 영역 및 소오스/드레인 영역 형성 공정이 한 공정으로 이루어지기 때문에 둘 중 한 개의 트랜지스터만 특성을 변경할 수 없다는 문제점이 있었다.However, the conventional method of manufacturing a transistor has a problem in that the LDD region and the source / drain region formation process of the transistor in the cell region and the transistor in the peripheral region are performed in one step, and thus only one of the transistors can change the characteristics.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 셀 영역의 트랜지스터와 주변 영역의 트랜지스터의 LDD 영역 및 소오스/드레인 영역 형성 공정을 분리하여 트랜지스터의 특성을 개별적으로 조절하는 트랜지스터의 제조 방법을 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and provides a method of manufacturing a transistor for individually controlling the characteristics of the transistor by separating the LDD region and the source / drain region forming process of the transistor in the cell region and the transistor in the peripheral region. The purpose is.
도 1a 내지 도 1c는 종래 기술에 따른 트랜지스터의 제조 방법을 나타낸 공정 단면도1A to 1C are cross-sectional views illustrating a method of manufacturing a transistor according to the prior art.
도 2a 내지 도 2d는 본 발명의 실시 예에 따른 트랜지스터의 제조 방법을 나타낸 공정 단면도2A through 2D are cross-sectional views illustrating a method of manufacturing a transistor according to an embodiment of the present invention.
< 도면의 주요부분에 대한 부호의 설명 ><Description of Symbols for Major Parts of Drawings>
31: 반도체 기판 32: 제 1 p형 웰31: semiconductor substrate 32: first p-type well
33: n형 웰 34: 제 2 p형 웰33: n-type well 34: second p-type well
35: 게이트 전극 36: 제 1 감광막35 gate electrode 36 first photosensitive film
37: 포켓 영역 38: 제 2 감광막37: pocket area 38: second photosensitive film
39: 제 1 LDD 영역 40: 산화막39: first LDD region 40: oxide film
41: 제 3 감광막 42: 제 2 LDD 영역41: third photosensitive film 42: second LDD region
43: 질화막 44: n형 소오스/드레인 영역43: nitride film 44: n-type source / drain region
45: p형 소오스/드레인 영역45: p-type source / drain region
본 발명의 트랜지스터의 제조 방법은 셀 영역과 주변 영역이 정의된 기판을 마련하는 단계, 상기 셀 영역의 기판 표면내에 제 1 도전형 제 1 웰을 그리고 상기 주변 영역의 기판 표면내에 제 1 도전형 제 2 웰과 제 2 도전형 웰을 형성하는 단계, 상기 기판 상에 절연 막을 개재한 다수개의 게이트 전극들을 형성하는 단계, 상기 게이트 전극 양측의 제 2 도전형 웰 표면내에 포켓 영역을 형성하는 단계, 상기 게이트 전극 양측의 제 1 도전형 제 2 웰 표면내에 제 2 도전형 제 1 LDD 영역을 형성하는 단계, 전면에 제 1 절연막을 형성하는 단계, 상기 게이트 전극 양측의 제 1 도전형 제 1 웰 표면내에 제 2 도전형 제 2 LDD 영역을 형성하는 단계, 상기 제 1 절연막상에 제 2 절연막을 형성하는 단계, 상기 제 2 절연막과 제 1 절연막을 선택 식각하여 상기 주변 영역의 기판상의 게이트 전극 양측에 절연막 측벽을 형성하는 단계 및 상기 제 2 도전형 웰 표면내의 게이트 전극 양측에 제 1 도전형 소오스/드레인 영역을 형성하고 상기 제 1 도전형 제 2 웰 표면내의 게이트 전극 양측에 제 2 도전형 소오스/드레인 영역을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.A method of manufacturing a transistor of the present invention comprises the steps of providing a substrate having a cell region and a peripheral region defined therein, a first conductivity type first well in a substrate surface of the cell region and a first conductivity type agent in a substrate surface of the peripheral region. Forming a second well and a second conductivity type well, forming a plurality of gate electrodes on the substrate via an insulating film, forming a pocket region in a surface of the second conductivity type well on both sides of the gate electrode, and Forming a second conductive first LDD region in the first conductive second well surface on both sides of the gate electrode, forming a first insulating film on the front surface, and in the first conductive first well surface on both sides of the gate electrode Forming a second conductive second LDD region, forming a second insulating layer on the first insulating layer, and selectively etching the second insulating layer and the first insulating layer to form a substrate in the peripheral region Forming sidewalls of an insulating film on both sides of the gate electrode on the upper surface of the second electrode, and forming first conductive source / drain regions on both sides of the gate electrode in the second conductive well surface, and forming both sides of the gate electrode in the first conductive second well surface And forming a two-conducting source / drain region.
상기와 같은 본 발명에 따른 트랜지스터의 제조 방법의 바람직한 실시 예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.When described in detail with reference to the accompanying drawings a preferred embodiment of the method for manufacturing a transistor according to the present invention as follows.
도 2a 내지 도 2d는 본 발명의 실시 예에 따른 트랜지스터의 제조 방법을 나타낸 공정 단면도이다.2A to 2D are cross-sectional views illustrating a method of manufacturing a transistor according to an embodiment of the present invention.
본 발명의 실시 예에 따른 트랜지스터의 제조 방법은 도 2a에서와 같이, 셀 영역의 표면내에 제 1 p형 웰(32)과 주변 영역의 표면내에 n형 웰(33)과 제 2 p형 웰(34) 그리고 소자 분리 영역(A)이 형성된 반도체 기판(31)상에 절연 막을 개재한 다수개의 게이트 전극(35)을 형성한다.In the method of manufacturing a transistor according to an exemplary embodiment of the present invention, as shown in FIG. 2A, the n-type well 33 and the second p-type well (32) in the surface of the cell region and the first p-type well 32 in the peripheral region ( 34) A plurality of gate electrodes 35 are formed on the semiconductor substrate 31 on which the device isolation regions A are formed, with the insulating film interposed therebetween.
그리고, 상기 게이트 전극(35)들을 포함한 전면에 제 1 감광막(36)을 도포하고, 상기 제 1 감광막(36)을 상기 n형 웰(33) 상측에만 제거되도록 선택적으로 노광 및 현상한다.The first photoresist layer 36 is coated on the entire surface including the gate electrodes 35, and the first photoresist layer 36 is selectively exposed and developed to be removed only above the n-type well 33.
이어, 상기 선택적으로 노광 및 현상된 상기 제 1 감광막(36)을 마스크로 n형 이온주입 공정을 하여 상기 게이트 전극(35) 양측의 n형 웰(33) 표면내에 포켓 영역(37)을 형성한다.반도체 기판(31)제 1 p형 웰(32)n형 웰(33)제 2 p형 웰(34)게이트 전극(35)제 1 감광막(36)포켓 영역(37)제 2 감광막(38)제 1 LDD 영역(39)Subsequently, an n-type ion implantation process is performed using the selectively exposed and developed first photosensitive layer 36 as a mask to form pocket regions 37 in the n-type well 33 surfaces on both sides of the gate electrode 35. Semiconductor substrate 31 first p-type well 32 n-type well 33 second p-type well 34 gate electrode 35 first photosensitive film 36 pocket region 37 second photosensitive film 38 First LDD Region 39
도 2b에서와 같이, 상기 제 1 감광막(36)을 제거하고, 전면에 제 2 감광막(38)을 도포하고, 상기 을 상기 제 2 p형 웰(34) 상측에만 제거되도록 선택적으로 노광 및 현상한다.As shown in FIG. 2B, the first photoresist film 36 is removed, a second photoresist film 38 is applied to the entire surface, and is selectively exposed and developed to be removed only above the second p-type well 34. .
이어, 상기 선택적으로 노광 및 현상된 상기 제 2 감광막(38)을 마스크로 n형인 LDD 이온주입 공정을 하여 상기 게이트 전극(35) 양측의 제 2 p형 웰(34) 표면내에 제 1 LDD 영역(39)을 형성한다.Subsequently, an n-type LDD ion implantation process is performed using the selectively exposed and developed second photoresist layer 38 as a mask to form a first LDD region in the surface of the second p-type well 34 on both sides of the gate electrode 35. 39).
도 2c에서와 같이, 상기 제 2 감광막(38)을 제거한 후, 전면에 100 ∼ 400Å 두께의 산화막(40)과 을 형성한 후, 상기 제 3 감광막(41)을 상기 제 1 p형 웰(32) 상측에만 제거되도록 선택적으로 노광 및 현상한다.As shown in FIG. 2C, after the second photoresist film 38 is removed, an oxide film 40 having a thickness of 100 to 400 Pa is formed on the entire surface, and then the third photoresist film 41 is formed on the first p-type well 32. ) Is selectively exposed and developed to be removed only on the upper side.
그리고, 상기 선택적으로 노광 및 현상된 상기 제 3 감광막(41)을 마스크로 상기 게이트 전극(35) 양측의 제 1 p형 웰(32) 표면내에 제 2 LDD 영역(42)을 형성한 다음, 상기 제 3 감광막(41)을 제거한다.The second LDD region 42 is formed in the surface of the first p-type well 32 on both sides of the gate electrode 35 using the selectively exposed and developed third photoresist layer 41 as a mask. The third photosensitive film 41 is removed.
여기서, 상기 제 2 LDD 영역(42)을 5 ∼ 20°의 틸트(Tilt)로 30 ∼ 60KeV의 에너지와 1.0E12 ∼ 1.0E13의 농도하에 인(P)31을 4회 이온주입하여 형성한다.The second LDD region 42 is formed by ion implantation of phosphorus (P) 31 four times with an energy of 30 to 60 KeV and a concentration of 1.0E12 to 1.0E13 with a tilt of 5 to 20 °.
도 2d에서와 같이, 상기 산화막(40)상에 300 ∼ 600Å 두께의 질화막(43) 그리고 제 4 감광막을 형성한 후, 상기 제 4 감광막을 상기 제 1 p형 웰(32) 상측에만 남도록 선택적으로 노광 및 현상한다.As shown in FIG. 2D, after the nitride film 43 and the fourth photosensitive film having a thickness of 300 to 600 kPa and the fourth photosensitive film are formed on the oxide film 40, the fourth photosensitive film is selectively left so as to remain only above the first p-type well 32. Exposure and development.
그리고, 상기 선택적으로 노광 및 현상된 제 4 감광막을 상기 질화막(43)과 산화막(40)을 에치 백하여 상기 주변 영역의 반도체 기판(31)상의 게이트 전극(35) 양측에 절연막 측벽을 형성한 후, 상기 제 4 감광막을 제거한다.Then, the selectively exposed and developed fourth photoresist film is etched back to the nitride film 43 and the oxide film 40 to form insulating film sidewalls on both sides of the gate electrode 35 on the semiconductor substrate 31 in the peripheral region. And the fourth photosensitive film is removed.
이어, 상기 절연막 측벽을 포함한 전면에 제 5 감광막을 도포하고, 상기 제 5 감광막을 상기 제 1 p형 웰(32)과 n형 웰(33) 상측에만 남도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 5 감광막을 마스크로 n형 이온을 이온주입하여 상기 게이트 전극 양측의 제 2 p형 웰(34) 표면내에 n형 소오스/드레인 영역(44)을 형성한 다음, 상기 제 5 감광막을 제거한다.Subsequently, a fifth photosensitive film is coated on the entire surface including the sidewall of the insulating film, and the fifth photosensitive film is selectively exposed and developed so that only the upper side of the first p-type well 32 and the n-type well 33 is left. N-type ions are implanted using a fifth photosensitive film exposed and developed to form n-type source / drain regions 44 in the surfaces of the second p-type wells 34 on both sides of the gate electrode. Remove the photoresist.
그리고, 전면에 제 6 감광막을 도포하고, 상기 제 6 감광막을 상기 n형 웰(33) 상측에만 제거되도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 6 감광막을 마스크로 p형 이온을 이온주입하여 상기 게이트 전극 양측의 n형 웰(33) 표면내에 p형 소오스/드레인 영역(45)을 형성한 다음, 상기 제 6 감광막을 제거한다.After applying a sixth photoresist film to the entire surface, selectively exposing and developing the sixth photoresist film so as to be removed only above the n-type well 33, and then using the selectively exposed and developed sixth photoresist film as a mask. Ions are implanted to form a p-type source / drain region 45 in the n-type well 33 surface on both sides of the gate electrode, and then the sixth photosensitive film is removed.
본 발명의 트랜지스터의 제조 방법은 셀 영역의 트랜지스터와 주변 영역의 트랜지스터의 LDD 영역 및 소오스/드레인 영역 형성 공정을 분리하므로, 트랜지스터의 특성을 개별적으로 조절하여 소자의 특성, 신뢰성 및 수율을 향상시키는 효과가 있다.Since the transistor manufacturing method of the present invention separates the LDD region and the source / drain region forming process of the transistor in the cell region and the transistor in the peripheral region, the characteristics of the transistor are individually adjusted to improve the characteristics, reliability and yield of the device. There is.
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