KR100408257B1 - Power management and gate pulse modulation circuit for liquid crystal display - Google Patents
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Abstract
본 발명은 액정표시장치의 전원관리 및 게이트 펄스 조정회로에 관한 것으로, 종래 액정표시장치에는 전원관리회로와 게이트 펄스 조정회로가 각기 다른 칩으로 구현되었으며, 이에 따라 액정표시장치를 구성하는 회로의 집적도가 저하되고, 각기 다른 칩을 제조해야 함으로써, 제품의 단가가 증가하는 문제점이 있었다. 이와 같은 문제점을 감안한 본 발명은 전원관리신호를 인가받아 셀트랜지스터의 게이트를 구동하는 게이트구동전압을 액정표시장치에 전원이 공급되는 동안 계속 인가하는 전원관리회로와; 상기 전원관리회로로 부터 게이트구동전압을 인가받아 특정 게이트라인이 구동되는 시점에서 고전위구간과 저전위구간을 가지도록 인가되는 플리커 제거신호에 따라, 그 플리커 제거신호의 고전위구간에서 상기 게이트구동전압을 출력하며, 그 플리커 제거신호의 저전위 구간에서 그 게이트구동전압을 전원전압값으로 낮추어 출력하는 게이트 펄스 조정회로를 동일 칩으로 구현하여, 액정표시장치의 집적도를 향상시키고, 그 액정표시장치의 단가를 줄일 수 있는 효과가 있다.The present invention relates to a power management and a gate pulse adjustment circuit of a liquid crystal display device. In the conventional liquid crystal display device, a power management circuit and a gate pulse adjustment circuit are implemented with different chips, and accordingly, an integrated degree of a circuit constituting the liquid crystal display device is obtained. There is a problem that the cost of the product increases by lowering and having to manufacture different chips. In consideration of such a problem, the present invention includes a power management circuit which receives a power management signal and continuously applies a gate driving voltage for driving a gate of a cell transistor while power is supplied to the liquid crystal display; According to the flicker removal signal applied to have a high potential section and a low potential section at a time when a specific gate line is driven by a gate driving voltage from the power management circuit, the gate driving is performed in the high potential section of the flicker removal signal. Implement a gate pulse adjusting circuit that outputs a voltage and lowers the gate driving voltage to a power supply voltage value in the low potential section of the flicker elimination signal with the same chip to improve the degree of integration of the liquid crystal display device. There is an effect that can reduce the unit cost of.
Description
본 발명은 액정표시장치의 전원관리 및 게이트 펄스 조정회로에 관한 것으로, 특히 단일 칩내에 액정표시장치의 전원관리 기능과 플리커의 발생을 보상하는 게이트 펄스 조정회로를 집적하여, 집적도 향상 및 액정표시장치의 가격을 낮출 수 있는 액정표시장치의 전원관리 및 게이트 펄스 조정회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a power management and gate pulse adjustment circuit of a liquid crystal display device. In particular, the integration of the power management function of the liquid crystal display device and the gate pulse adjustment circuit for compensating for the generation of flicker are integrated in a single chip. It relates to a power management and gate pulse adjusting circuit of the liquid crystal display device can lower the price of.
일반적으로 액정표시장치는 화소를 제어하기 위해 박막 트랜지스터를 구비하며, 그 박막 트랜지스터를 온오프 시키기 위한 게이트 구동회로를 구비한다.In general, a liquid crystal display includes a thin film transistor for controlling a pixel, and a gate driving circuit for turning the thin film transistor on and off.
상기 액정표시장치의 박막 트랜지스터를 구동시키기 위해서는 25V의 전압이 필요하며, 이를 생성하기 위한 전원관리회로를 구비한다.In order to drive the thin film transistor of the liquid crystal display, a voltage of 25 V is required, and a power management circuit for generating the same is provided.
또한, 상기 액정표시장치의 박막 트랜지스터의 게이트를 제어하는 과정에서, 그 게이트를 턴온 시키는 전압이 고전위에서 저전위로 천이되는 구간이 수직으로 형성되지 않도록 하기 위해, 그 턴온 전압을 조정하는 회로를 별도로 구비한다.In addition, in the process of controlling the gate of the thin film transistor of the liquid crystal display, a circuit for adjusting the turn-on voltage is separately provided so that the section in which the voltage for turning the gate transitions from the high potential to the low potential is not formed vertically. do.
상기 게이트의 턴온 전압이 특정시점에서 갑자기 저전위로 천이되는 경우에는 액정표시장치의 화면에서 플리커(flicker)가 발생한다.When the turn-on voltage of the gate suddenly changes to a low potential at a specific time point, flicker occurs on the screen of the liquid crystal display.
상기 플리커는 사람이 인식할 수 있는 정도의 떨림이 화면상에 발생하는 것이며, 이를 방지하기 위해 턴온 전압이 고전위에서 저전위로 천이하기 이전의 일부 상태를 그 정상적인 고전위전압 보다 낮은 전압을 인가하게 되며, 이를 게이트 펄스 조정회로라 한다.The flicker generates tremors that can be perceived by a human. To prevent this, the flicker applies a voltage lower than its normal high potential voltage to a state before the turn-on voltage transitions from a high potential to a low potential. This is called a gate pulse adjustment circuit.
종래에는 상기 전원관리회로와 게이트 펄스 조정회로가 각기 다른 칩으로 구현되었으며, 이에 따라 액정표시장치를 구성하는 회로의 집적도가 저하되고, 각기 다른 칩을 제조해야 함으로써, 제품의 단가가 증가하는 문제점이 발생한다.In the related art, the power management circuit and the gate pulse adjusting circuit are implemented with different chips. As a result, the integration of circuits constituting the liquid crystal display device is reduced, and different chips must be manufactured, thereby increasing the cost of the product. Occurs.
상기와 같은 문제점을 감안한 본 발명은 전원관리회로와 게이트 펄스 조정회로를 단일칩으로 구성할 수 있는 액정표시장치의 전원관리 및 게이트 펄스 조정회로를 제공함에 그 목적이 있다.In view of the above problems, an object of the present invention is to provide a power management circuit and a gate pulse adjusting circuit of a liquid crystal display device capable of configuring the power management circuit and the gate pulse adjusting circuit as a single chip.
도1은 본 발명 액정표시장치의 전원관리 및 게이트 펄스 조정회로도.1 is a power supply management and gate pulse adjustment circuit diagram of the liquid crystal display device of the present invention.
도2는 셀트랜지스터의 게이트 구동을 위한 타이밍도.2 is a timing diagram for gate driving of a cell transistor;
** 도면의 주요 부분에 대한 부호의 설명 **** Description of symbols for the main parts of the drawing **
Q1~Q6:바이폴라 트랜지스터 R1~R12:저항Q1 to Q6: Bipolar transistors R1 to R12: Resistance
C1,C2:커패시터C1, C2: Capacitor
상기와 같은 목적은 전원관리신호를 인가받아 셀트랜지스터의 게이트를 구동하는 게이트구동전압을 액정표시장치에 전원이 공급되는 동안 계속 인가하는 전원관리회로와; 상기 전원관리회로로 부터 게이트구동전압을 인가받아 특정 게이트라인이 구동되는 시점에서 고전위구간과 저전위구간을 가지도록 인가되는 플리커 제거신호에 따라, 그 플리커 제거신호의 고전위구간에서 상기 게이트구동전압을 출력하며, 그 플리커 제거신호의 저전위 구간에서 그 게이트구동전압을 전원전압값으로 낮추어 출력하는 게이트 펄스 조정회로를 동일 칩내에 구현함으로써 달성되는 것으로, 이와 같은 본 발명을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.The above object includes a power management circuit which receives a power management signal and continuously applies a gate driving voltage for driving a gate of a cell transistor while power is supplied to the liquid crystal display; According to the flicker removal signal applied to have a high potential section and a low potential section at a time when a specific gate line is driven by a gate driving voltage from the power management circuit, the gate driving is performed in the high potential section of the flicker removal signal. This is achieved by implementing a gate pulse adjusting circuit in the same chip that outputs a voltage and lowers the gate driving voltage to a power supply voltage value in the low potential section of the flicker elimination signal, referring to the accompanying drawings of the present invention. When described in detail as follows.
도1은 본 발명 액정표시장치의 전원관리 및 게이트 펄스 조정회로도로서, 이에 도시한 바와 같이 전원관리신호(DPM)에 따라 게이트턴온전압(VGH_1)을 인가제어하는 전원관리부를 구성하는 두 트랜지스터(Q1, Q3)와, 전원전압(VDD)과 플리커 제거신호(FLK)를 인가받아 상기 전원관리부로 부터 인가되는 게이트 턴온전압(VGH_1)을 조정하여 액정표시장치의 플리커 발생을 방지하는 게이트 펄스 조정부를 구성하는 다수의 트랜지스터(Q2, Q4~Q6)로 구성되며, 상기 전원관리부와 게이트 펄스 조정부는 단일 칩(CHIP)화 되어 있다.FIG. 1 is a power management and gate pulse adjustment circuit diagram of a liquid crystal display according to the present invention. As shown in FIG. 1, two transistors Q1 constituting a power management unit configured to apply and control a gate turn-on voltage VGH_1 according to a power management signal DPM. Q3) and a gate pulse adjusting unit configured to control the gate turn-on voltage VGH_1 applied from the power management unit by receiving the power supply voltage VDD and the flicker removal signal FLK to prevent flicker generation of the liquid crystal display device. And a plurality of transistors Q2, Q4 to Q6, and the power management unit and the gate pulse adjusting unit are formed as a single chip.
상기 게이트 펄스 조정부와 게이트 펄스 조정부가 내재된 칩의 외부에는 적절한 신호의 인가를 위해 저항(R1, R12, R11)과 커패시터(C1, C2)를 이용한 부가회로를 구성한다.An external circuit using resistors R1, R12, and R11 and capacitors C1 and C2 is configured to apply an appropriate signal to the outside of the chip in which the gate pulse adjusting unit and the gate pulse adjusting unit are embedded.
상기와 같은 본 발명 액정표시장치의 전원관리 및 게이트 펄스 조정회로의 구성을 설명하면 다음과 같다.The configuration of the power management and gate pulse adjustment circuit of the liquid crystal display device as described above is as follows.
저항(R4)을 통해 베이스에 인가되는 전원관리신호(DPM)에 따라 도통되며, 이미터가 접지되는 NPN 바이폴라 트랜지스터(Q3)와;An NPN bipolar transistor Q3 which is turned on in response to a power management signal DPM applied to the base through the resistor R4 and whose emitter is grounded;
상기 바이폴라 트랜지스터(Q3)의 콜렉터에 저항(R3)을 통해 그 베이스가 연결되며, 그 베이스와 이미터가 저항(R2)을 통해 연결됨과 아울러 이미터에 게이트턴온전압(VGH_1)을 인가받은 PNP 바이폴라 트랜지스터(Q1)와;The base of the bipolar transistor Q3 is connected to the base through a resistor R3, the base and the emitter are connected through the resistor R2, and the PNP bipolar receiving the gate turn-on voltage VGH_1 to the emitter. A transistor Q1;
플리커 제거신호(FLK)를 병렬연결된 커패시터(C1)와 저항(R11), 그 커패시터(C1)와 저항(R11)과 직렬연결된 저항(R9)을 통해 베이스에 인가받아 온오프되며, 이미터가 접지되고, 콜렉터에 직렬접속된 저항(R1, R8)을 통해 상기 게이트턴온전압(VGH_1)을 인가받는 NPN 바이폴라 트랜지스터(Q5)와;The flicker removal signal FLK is applied to the base through a capacitor C1 and a resistor R11 connected in parallel and a resistor R9 connected in series with the capacitor C1 and a resistor R11, and the emitter is turned on and off. An NPN bipolar transistor Q5 receiving the gate turn-on voltage VGH_1 through resistors R1 and R8 connected in series with a collector;
상기 플리커 제거신호(FLK)를 병렬연결된 커패시터(C1)와 저항(R11), 그 커패시터(C1)와 저항(R11)과 직렬연결된 저항(R7)을 통해 베이스에 인가받아 온오프되며, 이미터가 접지되는 NPN 바이폴라 트랜지스터(Q4)와;The flicker removal signal FLK is applied to the base through a capacitor C1 and a resistor R11 connected in parallel, and a resistor R7 connected in series with the capacitor C1 and a resistor R11, and the emitter is turned on and off. An NPN bipolar transistor Q4 grounded;
상기 바이폴라 트랜지스터(Q4)의 콜렉터에 베이스가 저항(R6)을 통해 연결되며, 이미터에 상기 바이폴라 트랜지스터(Q1)를 통해 게이트턴온전압(VGH_1)을 인가받으며, 그 이미터와 베이스가 저항(R5)에 의해 연결되는 PNP 바이폴라 트랜지스터(Q2)와;A base is connected to the collector of the bipolar transistor Q4 through a resistor R6, and a gate turn-on voltage VGH_1 is applied to an emitter through the bipolar transistor Q1, and the emitter and the base are resistors R5. A PNP bipolar transistor Q2 connected by;
상기 바이폴라 트랜지스터(Q2)의 콜렉터에 콜렉터가 저항(R12)을 통해 연결되며, 베이스에 저항(R1, R10)을 통해 인가되는 상기 바이폴라트랜지스터(Q5)의 상태에 따라 결정되는 게이트턴온전압(VGH_1)을 인가받아 온오프되며, 이미터에 전원전압(VDD)이 인가되는 NPN 바이폴라 트랜지스터(Q6)로 구성되며,The collector is connected to the collector of the bipolar transistor Q2 through a resistor R12, and the gate turn-on voltage VGH_1 determined according to the state of the bipolar transistor Q5 applied to the base through the resistors R1 and R10. Is turned on and off, and is composed of an NPN bipolar transistor Q6 to which a power supply voltage VDD is applied to the emitter.
상기 저항(R12)과 바이폴라 트랜지스터(Q2)의 콜렉터의 접속점과 접지사이에 연결되어 셀트랜지스터의 게이트를 제어하는 전압을 인가하는 커패시터(C2)를 포함하여 구성된다.And a capacitor C2 connected between the connection point of the resistor R12 and the collector of the bipolar transistor Q2 and ground to apply a voltage for controlling the gate of the cell transistor.
이와 같은 구성을 나타내는 본 발명 액정표시장치의 전원관리 및 게이트 펄스 조정회로의 동작을 설명한다.The operation of the power management and gate pulse adjustment circuit of the liquid crystal display device of the present invention having such a configuration will be described.
먼저, 전원관리신호(DPM)는 액정표시장치에 전원이 인가되는 상태에서는 고전위를 유지하며, 그 액정표시장치에 전원이 차단되면 저전위 상태를 유지한다.First, the power management signal DPM maintains a high potential when the power is applied to the liquid crystal display, and maintains a low potential when the power is cut off.
이와 같은 전원관리신호(DPM)를 1㏀의 저항(R4)을 통해 베이스에 인가받은 바이폴라 트랜지스터(Q3)는 온이 되며, 이는 액정표시장치에 전원이 공급되는 동안 유지된다.The bipolar transistor Q3 applied with the power management signal DPM to the base through the resistor R4 of 1 kW is turned on, and is maintained while power is supplied to the liquid crystal display.
이처럼, 상기 바이폴라 트랜지스터(Q3)가 온이되면, 10㏀의 저항(R2)에 의해 베이스 이미터간 전압이 결정되는 바이폴라 트랜지스터(Q1)도 온이되어, 그 이미터에 인가되는 25V의 게이트턴온전압(VGH_1)을 콜렉터 측으로 인가하게 된다.As such, when the bipolar transistor Q3 is turned on, the bipolar transistor Q1 whose voltage between base emitters is determined by the resistance R2 of 10 도 is also turned on, and the gate turn-on voltage of 25 V applied to the emitter is turned on. (VGH_1) is applied to the collector side.
즉, 상기 바이폴라 트랜지스터(Q1, Q3)로 구성되는 전원관리부는 액정표시장치에 전원이 공급되는 상태에서는 항상 게이트턴온전압(VGH_1)을 인가하는 역할을 한다.That is, the power management unit including the bipolar transistors Q1 and Q3 always applies the gate turn-on voltage VGH_1 in a state where power is supplied to the liquid crystal display.
그 다음, 상기 플리커 제거신호(FLK)는 출력되는 게이트 구동신호의 후미측을 일정전압 강하시키는 역할을 하기 위한 것이며, 게이트 시프트 클럭신호(GSC)의 한주기 내에서 상대적으로 긴 고전위 구간과, 상대적으로 짧은 저전위 구간을 가지도록 인가된다.Next, the flicker elimination signal FLK serves to reduce a constant voltage on the rear side of the output gate driving signal, and has a relatively long high potential period within one period of the gate shift clock signal GSC. It is applied to have a relatively short low potential section.
이는 도2에 도시한 파형도에 나타내었으며, 이는 상기 도1에 도시한 게이트 구동부(20)에 인가되는 다른 신호인 게이트 시프트 클럭신호(GSC), 게이트 출력 인에이블신호(GOE)의 주기와 비교도시한 것이며, 상기 액정표시장치에 구비되는 셀트랜지스터를 실질적으로 구동하는 구동신호(OUT)는 그 파형이 고전위 구간의 후미측에서 상대적으로 전압이 강하되는 구간을 가지며, 그 구간에서 게이트 시프트 클럭신호(GSC)와 게이트 출력 인에이블신호(GOE)에 의해 저전위로 천이된다.This is shown in the waveform diagram shown in FIG. 2, which is compared with the periods of the gate shift clock signal GSC and the gate output enable signal GOE, which are other signals applied to the gate driver 20 shown in FIG. As shown in the drawing, the driving signal OUT for substantially driving the cell transistor included in the liquid crystal display has a section in which the waveform of the voltage drops relatively at the rear side of the high potential section, and the gate shift clock in the section. The signal is shifted to the low potential by the signal GSC and the gate output enable signal GOE.
상기 게이트 구동부(20)는 다수로 형성될 수 있으며, 각 픽셀의 게이트라인에 직접 연결되어, 상기와 같은 파형의 게이트 구동신호(OUT)를 인가하여, 셀트랜지스터의 온오프 동작을 제어하게 된다.The gate driver 20 may be formed in plural. The gate driver 20 may be directly connected to the gate line of each pixel to control the on / off operation of the cell transistor by applying the gate driving signal OUT having the waveform as described above.
상기 게이트 시프트 클럭신호(GSC)는 다수의 게이트 라인을 순차적으로 구동하기 위한 타이밍 제어신호이며, 게이트 출력 인에이블신호(GOE)는 그 저전위 구간에서만 상기 게이트 구동신호(OUT)가 출력될 수 있도록 제어하는 신호이다.The gate shift clock signal GSC is a timing control signal for sequentially driving a plurality of gate lines, and the gate output enable signal GOE can output the gate driving signal OUT only in a low potential section thereof. Signal to control.
상기 게이트 펄스 조정부를 구성하는 바이폴라 트랜지스터(Q2, Q4~Q6)은 상기 게이트턴온전압(VGH_1)을 상기 게이트 구동신호(OUT)의 형상으로 만들기 위한 것이며, 이때의 제어는 상기 플리커 제거신호(FLK)를 이용하여 수행한다.The bipolar transistors Q2 and Q4 to Q6 constituting the gate pulse adjusting unit are configured to make the gate turn-on voltage VGH_1 into the shape of the gate driving signal OUT, and the control at this time is the flicker removal signal FLK. Perform using
상기 플리커 제거신호(FLK)는 병렬접속된 커패시터(C1) 및 저항(R11)을 통해 인가되며, 상기 바이폴라 트랜지스터(Q5, Q4)의 베이스 각각에 연결된 1㏀의 저항(R9, R7)을 통해 그 바이폴라 트랜지스터(Q5, Q4)의 베이스에 인가된다.The flicker removal signal FLK is applied through a capacitor C1 and a resistor R11 connected in parallel, and through a resistor R9 and R7 of 1 ㏀ connected to each of the bases of the bipolar transistors Q5 and Q4. It is applied to the base of bipolar transistors Q5 and Q4.
상기 플리커 제거신호(FLK)가 고전위일때는 상기 바이폴라 트랜지스터(Q4, Q5)가 턴온되며, 이에 따라 상기 바이폴라 트랜지스터(Q2)도 턴온되어, 상기 바이폴라 트랜지스터(Q1)의 콜렉터측 전압을 출력하게 된다.When the flicker removal signal FLK is at high potential, the bipolar transistors Q4 and Q5 are turned on. Accordingly, the bipolar transistor Q2 is turned on to output the collector side voltage of the bipolar transistor Q1. .
또한, 상기 바이폴라 트랜지스터(Q5)가 턴온 된 상태이며, 상기 저항(R1),(R8)의 접점측 전압을 저항(R10)을 통해 베이스에 인가받는 바이폴라 트랜지스터(Q6)는 턴오프된다.In addition, the bipolar transistor Q5 is turned on, and the bipolar transistor Q6 that receives the contact voltages of the resistors R1 and R8 to the base through the resistor R10 is turned off.
즉, 상기 플리커 제거신호(FLK)가 고전위로 인가되는 구간에서는 상기 바이폴라 트랜지스터(Q2)를 통해 상기 바이폴라 트랜지스터(Q1)을 통해 인가되는 게이트턴온전압(VGH_1)이 출력되며, 이는 커패시터(C2)에 충전됨과 아울러 상기 게이트 구동부(20)에 인가된다.That is, the gate turn-on voltage VGH_1 applied through the bipolar transistor Q1 is output through the bipolar transistor Q2 in the period where the flicker removal signal FLK is applied at high potential, which is applied to the capacitor C2. In addition to being charged, the gate driver 20 is applied.
이 상태에서 상기 게이트 구동부(20)는 게이트 시프트 클럭(GSC)과 게이트 출력 인에이블신호(GOE)에 따라 특정한 게이트라인을 통해 상기 25V의 게이트턴온전압(VGH_1)을 인가하게 된다.In this state, the gate driver 20 applies the gate turn-on voltage VGH_1 of 25V through a specific gate line according to the gate shift clock GSC and the gate output enable signal GOE.
상기의 상태에서 상기 플리커 제거신호(FLK)가 저전위로 천이하여 인가되면,상기 바이폴라 트랜지스터(Q4, Q5)는 턴오프되며, 이에 따라 상기 바이폴라 트랜지스터(Q2)도 턴오프되어, 상기 게이트턴온전압(VGH_1)이 인가되는 것을 차단한다.In the above state, when the flicker removal signal FLK transitions to a low potential and is applied, the bipolar transistors Q4 and Q5 are turned off. As a result, the bipolar transistor Q2 is turned off, and the gate turn-on voltage VGH_1) is blocked from being applied.
이때 상기 커패시터(C2)에는 이전상태의 게이트턴온전압(VGH_1)을 충전하고 있으며, 상기 바이폴라 트랜지스터(Q5)가 턴오프됨에 따라 상기 저항(R1, R4)의 접점에는 고전위의 게이트 턴온전압(VGH_1)의 분압된 전압이 나타나며, 이를 저항(R10)을 통해 베이스에 인가받은 바이폴라 트랜지스터(Q6)는 턴온된다.In this case, the capacitor C2 is charged with the gate turn-on voltage VGH_1 of a previous state, and as the bipolar transistor Q5 is turned off, the gate turn-on voltage VGH_1 of high potential is applied to the contacts of the resistors R1 and R4. The divided voltage of) appears, and the bipolar transistor Q6 applied to the base through the resistor R10 is turned on.
이처럼 바이폴라 트랜지스터(Q6)가 턴온되면, 상기 저항(R12)을 통해 상기 커패시터(C12)에 충전된 전압은 유출되어 그 전압값이 낮아지게 된다.As such, when the bipolar transistor Q6 is turned on, the voltage charged in the capacitor C12 through the resistor R12 flows out to lower the voltage value.
즉, 바이폴라 트랜지스터(Q6)가 턴온되어, 8V의 전원전압(VDD)이 커패시터(C2)측으로 인가되며, 이에 따라 상기 커패시터(C2)에 충전된 전압은 전원전압(VDD) 측으로 방전되며, 결국 전원전압(VDD)값인 8V로 낮아지게 된다.That is, the bipolar transistor Q6 is turned on so that the 8V power supply voltage VDD is applied to the capacitor C2 side, whereby the voltage charged in the capacitor C2 is discharged to the power supply voltage VDD side, and thus, the power supply. The voltage VDD is lowered to 8V.
이에 따라 상기 도2의 게이트 구동전압(OUT)은 곡선형으로 그 전압값이 낮아지게 되며, 이에 의해 플리커의 발생이 방지된다.Accordingly, the gate driving voltage OUT of FIG. 2 is curved, and the voltage value thereof is lowered, thereby preventing flicker.
본 발명은 액정표시장치에 전원이 공급되는 동안 셀트랜지스터의 게이트를 구동시키는 전압의 일정한 전원을 공급하며, 그 게이트 구동전압이 인가되는 구간의 후측 일부를 전원전압값으로 낮게 공급하는 수단을 동일한 칩에 구현할 수 있게 된다.The present invention provides the same chip for supplying a constant power of a voltage for driving a gate of a cell transistor while power is supplied to a liquid crystal display, and for supplying a lower portion of the rear side of a section to which the gate driving voltage is applied as a power supply voltage value. Can be implemented in
상기한 바와 같이 본 발명 액정표시장치의 전원관리 및 게이트 펄스 조정회로는 액정표시장치에 전원이 인가되는 동안 셀트랜지스터를 온오프 제어하는 소정의 전압값을 가지는 전원을 계속인가하는 수단과, 그 셀트랜지스터를 온오프 시키는 전원을 인가받아 그 셀트랜지스터의 특정 게이트라인에 인가되는 주기에서 그 셀트랜지스터 구동을 위한 전원의 값을 전원전압으로 낮추어 플리커를 방지하는 수단을 동일한 칩에 집적시켜, 액정표시장치의 집적도를 향상시키고, 그 액정표시장치의 단가를 줄일 수 있는 효과가 있다.As described above, the power management and gate pulse adjustment circuit of the liquid crystal display according to the present invention includes means for continuously applying a power supply having a predetermined voltage value for controlling the cell transistor on and off while power is applied to the liquid crystal display, and the cell. In a period in which a power source for turning on and off a transistor is applied to a specific gate line of the cell transistor, the value of the power source for driving the cell transistor is lowered to a power supply voltage, thereby integrating means for preventing flicker on the same chip. It is possible to improve the degree of integration and to reduce the cost of the liquid crystal display device.
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