KR100406737B1 - A semiconductor devices and a method for manufacturing the same - Google Patents
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Abstract
반도체 소자의 제조 방법에 있어서 먼저, 반도체 기판 상부에 제1 산화막 및 질화막을 증착한 다음, 질화막이 반도체 소자의 필드 영역과 채널 영역에만 잔류하도록 패터닝한다. 이어, 드러난 제1 산화막을 식각하여 액티브 영역을 정의하는 필드 산화막과 채널 영역에 공핍 영역 확산 방지층을 형성한 다음, 공핍 영역 확산 방지층을 포함하는 액티브 영역에 실리콘을 채워 액티브층을 형성한다. 이때, 드러난 제1 산화막을 식각하여 액티브 영역을 정의하는 필드 산화막과 채널 영역에 공핍 영역 확산 방지층을 형성할 때, 제1 산화막의 식각은 비등방성-등방성-비등방성 식각 방법을 이용하여 공핍 영역 확산 방지층을 원뿔 모양으로 형성한다. 여기서, 공핍 영역 확산 방지층은 필드 산화막부보다 낮은 높이로 형성하되, 공핍 영역 확산 방지층의 상단부와 필드 산화막 상단부 사이의 간격이 통상적인 반도체 소자의 공핍 영역 확산 방지를 위한 이온 주입 깊이보다 크게 되도록 형성한다.In the method of manufacturing a semiconductor device, first, a first oxide film and a nitride film are deposited on a semiconductor substrate, and then patterned so that the nitride film remains only in the field region and the channel region of the semiconductor device. Subsequently, the exposed first oxide film is etched to form a depletion region diffusion prevention layer in the field oxide film and the channel region defining the active region, and then an active layer is formed by filling silicon in the active region including the depletion region diffusion prevention layer. At this time, when the exposed first oxide is etched to form a depletion region diffusion prevention layer in the field oxide layer and the channel region defining the active region, the etching of the first oxide layer is performed using an anisotropic-isotropic-anisotropic etching method. The barrier layer is formed into a cone shape. Here, the depletion region diffusion barrier layer is formed to have a lower height than the field oxide layer portion, and the gap between the upper end portion of the depletion region diffusion barrier layer and the upper end portion of the field oxide layer is larger than the ion implantation depth for preventing diffusion of the depletion region of a conventional semiconductor device. .
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 더욱 상세하게는 반도체 소자의 미세화에 따른 핫 캐리어 효과(hot carrier effect)와 펀치 스루(punch through)를 효과적으로 방지할 수 있는 반도체 소자 및 그 제조 방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a semiconductor device and a method for manufacturing the semiconductor device capable of effectively preventing the hot carrier effect (punch through) due to the miniaturization of the semiconductor device It is about.
일반적으로 반도체 소자가 고집적화됨에 따라 트랜지스터의 소스와 드레인 사이의 거리를 최적화하는 것이 요구된다. 하지만, 반도체 소자의 고집적화에 의해 소스와 드레인 사이에 형성되는 채널이 짧아짐에 따라 숏 채널 효과(shortchannel effect)가 발생한다. 이 숏 채널 효과는 핫 캐리어 효과(hot carrier effect), 펀치 스루 효과(punch through effect) 등을 유발하게 되는데, 이에 대해서 간단히 설명한다. 핫 캐리어 효과는 반도체 장치의 트랜지스터 채널 내에 있는 캐리어(전자 또는 정공)가 외부의 전기장에 의해 큰 에너지를 얻음으로써, 반도체 소자의 동작 특성에 영향을 주는 현상으로, 전자의 이동도(mobility)가 정공에 비해 크기 때문에 전자에 의한 효과가 정공에 의한 것보다 심각한 영향을 준다. 펀치 스루 효과는 드레인과 기판 공핍 영역이 소스와 기판 공핍 영역으로 확장된 상태로서 소스와 드레인 사이의 장벽은 완전히 제거되고 매우 큰 드레인 전류를 유발하게 된다. 이러한 효과는 공급 전원 전압의 변동 없이 반도체 소자의 집적도가 증가함에 따라 그 크기만 점점 작아짐으로써, 반도체 기판의 채널에 형성되는 전계가 급격히 증가하기 때문이다. 결과적으로 이러한 효과는 반도체 소자의 전기적 특성 및 신뢰성을 저하시키는 요인으로 작용한다.In general, as semiconductor devices become highly integrated, it is required to optimize the distance between the source and the drain of the transistor. However, as the channel formed between the source and the drain becomes short due to high integration of the semiconductor device, a short channel effect occurs. This short channel effect causes a hot carrier effect, a punch through effect, and the like, which will be briefly described. The hot carrier effect is a phenomenon in which a carrier (electron or hole) in a transistor channel of a semiconductor device obtains large energy by an external electric field, thereby affecting the operating characteristics of the semiconductor device. Because of its size, the effect of electrons is more serious than that of holes. The punch-through effect is that the drain and substrate depletion regions extend into the source and substrate depletion regions so that the barrier between the source and drain is completely removed and causes a very large drain current. This effect is because the magnitude of the semiconductor device increases gradually as the degree of integration of the semiconductor device increases without a change in the supply voltage, and thus the electric field formed in the channel of the semiconductor substrate increases rapidly. As a result, this effect acts as a factor to lower the electrical characteristics and reliability of the semiconductor device.
이러한 숏 채널 효과를 감소시키기 위해서 종래에는 드레인과 채널 사이에 낮은 농도의 불순물 분포를 가진 영역의 LDD(lightly doped drain) 구조를 도입하거나 이온 주입 공정을 도입하여 핫 캐리어 효과나 펀치 스루 효과를 최소화하고 있다.In order to reduce the short channel effect, conventionally, a lightly doped drain (LDD) structure of a region having a low concentration of impurity distribution between the drain and the channel is introduced or an ion implantation process is introduced to minimize the hot carrier effect or the punch through effect. have.
그러면, 종래의 반도체 소자의 제조 공정에 대해서 도 1a 내지 도 1h를 참조하여 설명한다.Then, the manufacturing process of the conventional semiconductor element is demonstrated with reference to FIGS. 1A-1H.
먼저, 도 1a에서와 같이 반도체 기판(1)을 열 산화하여 패드 산화막(2)을 형성하고, 그 위에 저압 화학 기상 증착법(LPCVD; low pressure chemical vapordeposition)을 이용하여 질화막(3)을 형성한다.First, as shown in FIG. 1A, the semiconductor substrate 1 is thermally oxidized to form a pad oxide film 2, and a nitride film 3 is formed thereon by using low pressure chemical vapor deposition (LPCVD).
다음, 도 1b에서와 같이 질화막(3) 위에 감광막 패턴을 식각 마스크로 이용하는 사진 식각 공정으로 질화막(3)과 패드 산화막(2)을 순차적으로 식각하고 드러난 반도체 기판(1)을 일정 깊이로 식각하여 액티브 분리 영역에 트렌치(4)를 형성한 후, 남은 감광막 패턴을 제거한다.Next, as shown in FIG. 1B, the nitride film 3 and the pad oxide film 2 are sequentially etched by using a photolithography pattern on the nitride film 3 as an etching mask, and the exposed semiconductor substrate 1 is etched to a predetermined depth. After the trench 4 is formed in the active isolation region, the remaining photoresist pattern is removed.
다음, 도 1c에서와 같이 열산화 공정을 실시하여 트렌치(4) 내벽에 라이너(liner) 산화막(5)을 형성한 후, 트렌치가 형성되어 있는 반도체 기판(1) 전면에 절연막(6)을 증착하여 트렌치(4)를 채운다.Next, a thermal oxidation process is performed to form a liner oxide film 5 on the inner wall of the trench 4, as shown in FIG. 1C, and then the insulating film 6 is deposited on the entire surface of the semiconductor substrate 1 on which the trench is formed. To fill the trench (4).
다음, 도 1d에서와 같이 감광막을 도포하고, 트렌치(5) 패턴과 반대 패턴이 형성된 리버스 마스크(reverse mask)를 통해 감광막을 노광 현상하여 감광막 패턴(7)을 형성한다.Next, as illustrated in FIG. 1D, the photoresist film is coated, and the photoresist film is exposed and developed through a reverse mask in which a pattern opposite to the trench 5 pattern is formed to form the photoresist pattern 7.
다음, 도 1e에서와 같이 감광막 패턴(7)을 식각 차단층으로 이용하여 질화막(3)을 식각 정지막으로 하여 절연막(6)을 식각함으로써 절연막 패턴(8)을 형성한다.Next, as shown in FIG. 1E, the insulating film pattern 8 is formed by etching the insulating film 6 using the photosensitive film pattern 7 as an etch stop layer and using the nitride film 3 as an etch stop film.
다음, 도 1f에서와 같이 감광막 패턴(7)을 제거하고 질화막(3)을 버퍼(buffer)층으로 하여 화학 기계적 연마(CMP; chemical mechanical polishing) 공정을 실시하여 절연막 패턴(8)을 평탄화한 후 질화막(3)을 제거한다.Next, as illustrated in FIG. 1F, after the photoresist pattern 7 is removed and the nitride layer 3 is a buffer layer, a chemical mechanical polishing (CMP) process is performed to planarize the insulation pattern 8. The nitride film 3 is removed.
도 1g 및 도 1h에서 보는 바와 같이, NMOS 및 PMOS의 반도체 소자가 형성되는 각각의 액티브 영역에 감광막 패턴(91, 92)을 순차적으로 형성하며, 순차적으로 형성되는 감광막 패턴(91, 92)을 이온 주입 차단용 마스크로 사용하여 각각의 NMOS및 PMOS의 액티브 영역에 이온 주입 공정을 실시하여 각각의 액티브 영역에 문턱 전압(Vt) 조절용 이온 도핑 영역(10), 펀치 스루(punch through) 방지용 이온 도핑 영역(11), 채널 스탑(channel stop) 형성용 이온 도핑 영역(12), 웰(well) 형성용 이온 도핑 영역(13)을 형성한다.As shown in FIGS. 1G and 1H, photoresist patterns 91 and 92 are sequentially formed in respective active regions where NMOS and PMOS semiconductor elements are formed, and the photoresist patterns 91 and 92 sequentially formed are ionized. Ion implantation process is performed in the active regions of each NMOS and PMOS by using as a mask for injection blocking, so that the ion doped region 10 for adjusting the threshold voltage (Vt) and the ion doped region for preventing punch through in each active region (11), an ion doped region 12 for forming a channel stop, and an ion doped region 13 for forming a well.
그러나, 이와 같은 종래의 기술에서는 NMOS 및 PMOS의 액티브 영역에 각각 네 번씩 이온 주입 공정을 진행함으로 인하여 반도체 기판이 손상되는 문제점이 있으며, 제조 공정이 복잡하고 생산 비용이 증가하는 단점을 가지고 있다. 또한, 이온 주입 공정을 통해 펀치 스루 방지용 이온 도핑 영역을 형성하였지만, 고집적화에 따른 반도체 소자의 숏 채널 효과가 여전히 문제가 되고 있다.However, the conventional technology has a problem in that the semiconductor substrate is damaged by performing ion implantation processes four times in the active regions of the NMOS and the PMOS, and the manufacturing process is complicated and the production cost increases. In addition, although an ion doped region for punch-through prevention is formed through an ion implantation process, a short channel effect of a semiconductor device due to high integration is still a problem.
본 발명이 이루고자 하는 기술적 과제는 핫 캐리어 효과와 펀치 스루를 최소화하여 전기적 특성을 확보할 수 있는 반도체 소자 및 그 제조 방법을 제공하는 것이다.SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a semiconductor device capable of securing electrical characteristics by minimizing hot carrier effects and punch through and a method of manufacturing the same.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는 반도체 기판이 손상되는 것을 최소화할 수 있는 동시에 제조 공정을 단순화하여 제조 비용을 절감할 수 있는 반도체 소자 및 그 제조 방법을 제공하는 것이다.In addition, another technical problem to be achieved by the present invention is to provide a semiconductor device and a method of manufacturing the same that can minimize the damage to the semiconductor substrate and at the same time simplify the manufacturing process to reduce the manufacturing cost.
도 1a 내지 도 1h는 종래의 기술에 따라 반도체 소자를 제조하는 방법을 순서대로 도시한 단면도이고,1A to 1H are cross-sectional views sequentially illustrating a method of manufacturing a semiconductor device according to the related art.
도 2는 본 발명의 실시예에 따라 제조된 반도체 소자의 구조 단면도이고,2 is a structural cross-sectional view of a semiconductor device manufactured according to an embodiment of the present invention.
도 3a 내지 도 3g는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 순서대로 도시한 단면도이다.3A to 3G are cross-sectional views sequentially illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.
이러한 문제점을 해결하기 위하여 본 발명에서는 액티브 영역을 정의하는 필드 산화막과 채널 영역에 공핍 영역 확산 방지층을 형성하여 숏 채널 효과를 방지한다.In order to solve this problem, the present invention prevents the short channel effect by forming a depletion region diffusion prevention layer in the field oxide layer and the channel region defining the active region.
본 발명에 따른 반도체 소자의 제조 방법에서는, 우선 반도체 기판 상부에 제1 산화막 및 질화막을 증착한 다음, 질화막이 반도체 소자의 필드 영역과 채널 영역에만 잔류하도록 패터닝한다. 이어, 드러난 제1 산화막을 식각하여 액티브 영역을 정의하는 필드 산화막과 채널 영역에 공핍 영역 확산 방지층을 형성한 다음, 공핍 영역 확산 방지층을 포함하는 액티브 영역에 실리콘을 채워 액티브층을 형성한다.In the method for manufacturing a semiconductor device according to the present invention, first, a first oxide film and a nitride film are deposited on a semiconductor substrate, and then patterned so that the nitride film remains only in the field region and the channel region of the semiconductor device. Subsequently, the exposed first oxide film is etched to form a depletion region diffusion prevention layer in the field oxide film and the channel region defining the active region, and then an active layer is formed by filling silicon in the active region including the depletion region diffusion prevention layer.
이때, 드러난 제1 산화막을 식각하여 액티브 영역을 정의하는 필드 산화막과 채널 영역에 공핍 영역 확산 방지층을 형성할 때, 제1 산화막의 식각은 비등방성-등방성-비등방성 식각 방법을 이용하여 공핍 영역 확산 방지층을 원뿔 모양으로 형성하는 것이 바람직하다.At this time, when the exposed first oxide is etched to form a depletion region diffusion prevention layer in the field oxide layer and the channel region defining the active region, the etching of the first oxide layer is performed using an anisotropic-isotropic-anisotropic etching method. It is preferable to form the prevention layer into a cone shape.
또한, 드러난 제1 산화막을 식각하여 액티브 영역을 정의하는 필드 산화막과 채널 영역에 공핍 영역 확산 방지층을 형성할 때, 공핍 영역 확산 방지층은 필드 산화막부보다 낮은 높이로 형성하되, 공핍 영역 확산 방지층의 상단부와 필드 산화막 상단부 사이의 간격이 통상적인 반도체 소자의 공핍 영역 확산 방지를 위한 이온 주입 깊이보다 크게 되도록 형성하는 것이 바람직하다.In addition, when the exposed first oxide film is etched to form the depletion region diffusion barrier layer in the field oxide layer and the channel region defining the active region, the depletion region diffusion barrier layer is formed at a height lower than that of the field oxide layer, but the upper portion of the depletion region diffusion barrier layer is formed. And the gap between the upper end of the field oxide film and the upper end of the field oxide layer is larger than the ion implantation depth for preventing diffusion of a depletion region of a conventional semiconductor device.
이때, 공핍 영역 확산 방지층을 포함하는 액티브 영역에 실리콘을 채워 액티브층을 형성할 때, 액티브층의 표면과 공핍 영역 확산 방지층 상부 사이의 거리는 통상적인 반도체 소자의 공핍 영역 확산 방지를 위한 이온 주입 깊이가 되도록 형성하는 것이 바람직하다.At this time, when the active layer is formed by filling silicon in the active region including the depletion region diffusion preventing layer, the distance between the surface of the active layer and the upper portion of the depletion region diffusion preventing layer has an ion implantation depth for preventing diffusion of the depletion region of a conventional semiconductor device. It is preferable to form it.
이때, 액티브층을 포함하는 반도체 기판 상부 전면에 제2 산화막을 형성하고, 제2 산화막을 통해 액티브 영역에 선택적으로 이온을 주입하여 액티브층에 문턱 전압 조절용 이온 주입 영역을 형성하며, 반도체 기판에 채널 스탑 형성용 이온 주입 영역 및 웰 형성용 이온 주입 영역을 형성하는 단계를 더 포함할 수 있다.In this case, a second oxide film is formed on the entire upper surface of the semiconductor substrate including the active layer, and ion is selectively implanted into the active region through the second oxide film to form an ion implantation region for adjusting the threshold voltage in the active layer, and a channel in the semiconductor substrate. The method may further include forming a stop forming ion implantation region and a well forming ion implantation region.
여기서, 반도체 기판에 채널 스탑 형성용 이온 주입 영역 및 웰 형성용 이온 주입 영역의 형성은 반도체 기판에 제1 산화막을 형성하기 이전에 형성하는 것이 바람직하다.Here, the formation of the channel stop forming ion implantation region and the well forming ion implantation region in the semiconductor substrate is preferably formed before forming the first oxide film on the semiconductor substrate.
이때, 액티브층은 공핍 영역 확산 방지층을 포함하는 반도체 기판 상부 전면에 실콘층을 적층하여 액티브 영역을 채우고, 실리콘층을 화학적 기계 연마로 평탄화하고, 실리콘층을 식각하여 형성한다.In this case, the active layer is formed by stacking a silicon layer on the entire upper surface of the semiconductor substrate including the depletion region diffusion preventing layer to fill the active region, planarizing the silicon layer by chemical mechanical polishing, and etching the silicon layer.
그러면, 첨부한 도면을 참고로 하여 본 발명의 실시예에 따른 반도체 소자 및 제조 방법에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.Then, the semiconductor device and the manufacturing method according to the embodiment of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art can easily implement the present invention.
먼저, 도 2를 참고로 하여 본 발명의 실시예에 따른 반도체 소자의 구조에 대하여 설명한다.First, a structure of a semiconductor device according to an exemplary embodiment of the present invention will be described with reference to FIG. 2.
반도체 기판(11) 위에 반도체 소자가 형성되는 NMOS 및 PMOS의 액티브 영역을 정의하는 소자 분리 영역에는 필드 산화막(12)이 형성되어 있으며, NMOS 및 PMOS의 액티브 영역 각각에는 반도체 소자가 형성될 액티브층(17)이 형성되어 있으며, 액티브층(17) 내부의 채널 형성 영역 즉, 게이트가 형성되는 영역의 하부에 위치하며 액티브 영역 내의 소스 영역과 드레인 영역 사이의 반도체 기판(11) 상부에는 공핍 영역 확산 방지층(15)이 형성되어 있다. 이때, 공핍 영역 확산방지층(15)은 산화막으로 형성되어 있으며 액티브층(17)의 표면에서 일정 깊이(d2), 바람직하게는 통상적인 반도체 소자의 공핍 영역 확산 방지를 위한 이온 주입 깊이 만큼 낮은 높이를 가지는 원뿔 모양으로 형성되어 있다.A field oxide film 12 is formed in an isolation region defining an NMOS and a PMOS active region in which a semiconductor element is formed on the semiconductor substrate 11, and an active layer in which a semiconductor element is to be formed in each of the active regions of the NMOS and PMOS. A depletion region diffusion prevention layer on the semiconductor substrate 11 between the source region and the drain region in the active region 17 and formed under the channel formation region of the active layer 17, that is, the region where the gate is formed. (15) is formed. At this time, the depletion region diffusion preventing layer 15 is formed of an oxide film and has a height d2 at the surface of the active layer 17, preferably as low as an ion implantation depth for preventing diffusion of the depletion region of a conventional semiconductor device. The branches are formed in a conical shape.
그리고 반도체 기판(11)의 NMOS 또는 PMOS 영역 각각의 공핍 확산 방지층(15) 상부 액티브층(17)에는 문턱전압 조절용 이온 도핑 영역(19)이 형성되어 있으며, NMOS 또는 PMOS 영역의 반도체 기판(11)에는 채널 스탑 형성용 이온 도핑영역(20)과 웰 형성용 이온 도핑 영역(21)이 차례로 형성되어 있다.In addition, an ion doped region 19 for adjusting a threshold voltage is formed on the active layer 17 on the depletion diffusion barrier layer 15 of each of the NMOS or PMOS regions of the semiconductor substrate 11, and the semiconductor substrate 11 of the NMOS or PMOS region is formed. The channel stop forming ion doped region 20 and the well forming ion doped region 21 are sequentially formed.
이러한 본 발명의 실시예에 따른 반도체 소자의 구조에서는 액티브 영역의 채널 형성 영역에 산화막으로 이루어진 원뿔 모양의 공핍 영역 확산 방지막(15)이 형성되어 있어, 반도체 소자가 고집적화되어도 드레인에서 소스 쪽으로 공핍 영역이 확산되는 것을 방지할 수 있다. 따라서, 숏 채널 효과에 따른 핫 캐리어 효과와 펀치 스루 효과를 억제할 수 있어 반도체 소자의 전기적 특성 및 신뢰성을 확보할 수 있다.In the structure of the semiconductor device according to the embodiment of the present invention, a conical depletion region diffusion prevention film 15 made of an oxide film is formed in the channel formation region of the active region, so that even if the semiconductor device is highly integrated, the depletion region from the drain to the source is increased. The spread can be prevented. Therefore, the hot carrier effect and the punch through effect due to the short channel effect can be suppressed, thereby ensuring the electrical characteristics and reliability of the semiconductor device.
그러면, 이러한 본 발명의 실시예에 따른 구조의 반도체 소자의 제조 방법에 대하여 도 3a 내지 도 3g를 참고로 하여 상세히 설명한다.Next, a method of manufacturing a semiconductor device having a structure according to an exemplary embodiment of the present invention will be described in detail with reference to FIGS. 3A to 3G.
먼저, 도 3a에 도시한 바와 같이, 반도체 기판(11), 일 예로 실리콘 기판 또는 상부에 에피택셜층을 성장시킨 실리콘 기판 위에 화학 기상 증착(CVD ; chemical vapor deposition), 고밀도 플라스마(HDP; high density plasma) 등을 이용하여 산화막(25)을 일 예로 6000Å 정도의 두께로 증착한 다음, 산화막(25)의 상부에 저압 화학 기상 증착법(LPCVD; low pressure chemical vapor deposition)등의 방법을 이용하여 질화막(13)을 일 예로 2000Å 정도의 두께로 형성한다. 다음, 질화막(13) 위에 감광막을 도포한 다음 액티브용 마스크를 이용하여 감광막을 노광하고 현상하여 필드 영역을 정의하는 제1 감광막 패턴(100) 및 채널 형성 영역을 정의하는 제2 감광막 패턴(110)을 가지는 감광막 패턴을 형성한다.First, as shown in FIG. 3A, a chemical vapor deposition (CVD) and a high density plasma (HDP) are formed on a semiconductor substrate 11, for example, a silicon substrate or a silicon substrate on which an epitaxial layer is grown. After depositing the oxide film 25 to a thickness of, for example, about 6000 kV using a plasma), the nitride film (LPCVD; low pressure chemical vapor deposition) is deposited on the oxide film 25. 13) as an example to form a thickness of about 2000Å. Next, a photoresist film is coated on the nitride film 13, and then the photoresist film is exposed and developed using an active mask to develop a first photoresist pattern 100 defining a field region and a second photoresist pattern 110 defining a channel formation region. To form a photosensitive film pattern having a.
다음, 도 3b에 도시한 바와 같이, 질화막(12)이 필드 영역과 채널 영역에만 잔류하도록 패터닝(patterning)하기 위해 제1 및 제2 감광막 패턴(100, 110)을 식각 마스크로 하여 드러난 질화막(12)을 식각하여 제거한 후, 상부의 제1 및 제2 감광막 패턴(100, 110)을 제거한다. 그리고, 상부 전면을 등방성-비등방성-등방성(AIA:anisotropic isotropic anisotropic) 방법으로 식각하여 액티브 영역을 정의하는 필드 산화막(12)과 공핍 영역 확산 방지층(15)을 형성한다. 즉, 초기 등방성 식각에 의해 드러난 산화막(12)의 측면 식각이 이루어지게 한 후, 비등방성 식각에 의해 산화막(12)을 메인 식각하며, 마지막으로 등방성 식각에 의해 산화막(12)을 식각하여 반도체 기판(11)이 드러나도록 함으로써 필드 산화막(12)을 형성함과 동시에 원뿔 모양의 공핍 영역 확산 방지층(15)을 형성한다. 그리고, 질화막(13)도 산화막(12)에 비해 상대적으로 낮은 식각율로 식각되어 필드 영역에 비해 상대적으로 패턴 폭이 작은 채널 영역의 질화막은 완전히 제거된다.Next, as shown in FIG. 3B, the nitride film 12 exposed by using the first and second photoresist layer patterns 100 and 110 as an etch mask to pattern the nitride film 12 to remain only in the field region and the channel region. ) Is removed by etching, and then the first and second photoresist patterns 100 and 110 are removed. The upper entire surface is etched by an isotropic-isotropic anisotropic (AIA) method to form the field oxide film 12 and the depletion region diffusion preventing layer 15 defining the active region. That is, after the side surface etching of the oxide film 12 revealed by the initial isotropic etching is performed, the oxide film 12 is mainly etched by anisotropic etching, and finally, the oxide film 12 is etched by isotropic etching to etch the semiconductor substrate. By exposing (11), the field oxide film 12 is formed and the conical depletion region diffusion prevention layer 15 is formed. The nitride film 13 is also etched at a lower etching rate than the oxide film 12 so that the nitride film of the channel region having a smaller pattern width than the field region is completely removed.
이때, 원뿔 모양의 공핍 영역 확산 방지층(15)은 필드 산화막(12) 보다 낮은 높이를 가지도록 형성하며, 공핍 영역 확산 방지층(15)의 상단부와 필드 산화막(12)의 상단부 사이의 간격(d1)은 통상적인 반도체 소자의 공핍 영역 확산 방지를 위한 이온 주입 깊이보다 크게 되도록 일 예로 0.1㎛ 정도로 하여 이후에문턱 전압 조절용 이온 주입 영역을 형성하기 위한 깊이를 가지도록 하는 것이 바람직하다.At this time, the conical depletion region diffusion prevention layer 15 is formed to have a height lower than that of the field oxide film 12, and the gap d1 between the upper end of the depletion region diffusion prevention layer 15 and the upper end of the field oxide film 12. For example, it is preferable to have a depth for forming the ion implantation region for adjusting the threshold voltage to about 0.1 μm so as to be larger than the ion implantation depth for preventing the depletion region diffusion of a conventional semiconductor device.
이러한 본 발명의 제조 방법에서는 펀치 스루를 방지하기 위하여 종래의 이온 주입과는 달리 게이트 하부 영역 즉, 채널 영역에 공핍 영역 확산 방지층(15)을 필드 산화막(12)과 동일한 공정으로 형성한다. 따라서, 종래의 기술과 비교하여 펀치 스루를 방지하기 위한 이온 주입 공정을 생략할 수 있어 제조 공정을 단순화할 수 있으며, 이를 통하여 제조 비용을 절감할 수 있다.In the manufacturing method of the present invention, unlike the conventional ion implantation, the depletion region diffusion preventing layer 15 is formed in the gate lower region, that is, the channel region, in the same process as the field oxide film 12 in order to prevent punch through. Therefore, the ion implantation process for preventing punch through can be omitted compared to the conventional technology, thereby simplifying the manufacturing process, thereby reducing the manufacturing cost.
다음, 도 3c에 도시한 바와 같이, 반도체 기판(11) 전면을 세정한 후, 반도체 기판(11) 상부 전면에 금속 유기 화학 기상 증착법(MOCVD: metal organic chemical vapor deposition) 등의 방법으로 실리콘층(16)을 증착하여 공핍 영역 확산 방지층(15)을 포함하는 NMOS 및 PMOS의 액티브 영역이며 필드 산화막(12)으로 형성된 트렌치의 내부를 채운다.Next, as shown in FIG. 3C, after cleaning the entire surface of the semiconductor substrate 11, the silicon layer (MOCVD: metal organic chemical vapor deposition) is deposited on the entire surface of the upper surface of the semiconductor substrate 11. 16) the active region of the NMOS and PMOS including the depletion region diffusion preventing layer 15 and fills the inside of the trench formed of the field oxide film 12.
다음, 도 3d에 도시한 바와 같이 질화막(13) 위에 1500Å 내지 2000Å 정도의 실리콘층이 남도록 화학 기계적 연마(CMP; chemical mechanical polishing) 공정을 통하여 실리콘층(16)을 평탄화한 다음, 실리콘층(16)을 필드 산화막(12) 보다 낮은 높이가 되도록 식각하여 반도체 소자가 형성될 액티브층(17)을 형성한다. 이때, 액티브 영역의 액티브층(17) 상부 표면과 공핍 영역 확산 방지층(15) 상부 사이의 간격(d2)은 통상적인 반도체 소자에서 펀치 스루를 방지하기 위한 이온 주입 깊이정도가 되도록 하는 것이 바람직하다.Next, as illustrated in FIG. 3D, the silicon layer 16 is planarized through a chemical mechanical polishing (CMP) process so that a silicon layer having a thickness of about 1500 to 2000 m is left on the nitride film 13, and then the silicon layer 16 is formed. ) Is etched to have a height lower than that of the field oxide film 12 to form the active layer 17 on which the semiconductor device is to be formed. At this time, it is preferable that the distance d2 between the upper surface of the active layer 17 of the active region and the upper portion of the depletion region diffusion prevention layer 15 is about the ion implantation depth for preventing punch through in a conventional semiconductor device.
다음, 도 3e에서와 같이 질화막(13)을 습식 식각으로 제거한 다음 열산화 공정을 실시하여 반도체 기판(11) 상부 전면에 후속 이온 주입시 액티브층(17)의 표면 손상을 방지하기 위한 산화막(18)을 형성한다.Next, as illustrated in FIG. 3E, the nitride film 13 is removed by wet etching, and then a thermal oxidation process is performed to prevent surface damage of the active layer 17 during subsequent ion implantation onto the upper surface of the semiconductor substrate 11. ).
다음, 도 3f에 도시한 바와 같이, NMOS의 액티브 영역만 드러나도록 감광막 패턴(120)을 형성한 후, 이온 주입 공정을 실시하여 액티브층(17)에 문턱 전압(Vt) 조절용 이온 도핑 영역(19)을 형성하며, 반도체 기판(11)에 채널 스탑(channel stop) 형성용 이온 도핑 영역(20) 및 웰(well) 형성용 이온 도핑 영역(21)을 각각 형성한다.Next, as shown in FIG. 3F, after forming the photoresist pattern 120 to expose only the active region of the NMOS, an ion implantation process is performed to adjust the ion doped region 19 for adjusting the threshold voltage Vt to the active layer 17. ) And an ion doped region 20 for forming a channel stop and an ion doped region 21 for forming a well on the semiconductor substrate 11.
이어, 도 3g에 도시한 바와 같이, PMOS 영역만 드러나도록 감광막 패턴(140)을 형성한 후, 이온을 주입하여 액티브층(17)에 문턱전압 조절용 이온 도핑 영역(19)을 형성하며, 반도체 기판(11)에 채널스탑 형성용 이온 도핑 영역(20) 및 웰 형성용 이온 도핑 영역(21)을 각각 형성한다.Subsequently, as shown in FIG. 3G, after the photoresist pattern 140 is formed to expose only the PMOS region, ions are implanted to form the ion doped region 19 for adjusting the threshold voltage in the active layer 17. Channel stop forming ion doped regions 20 and well forming ion doped regions 21 are formed in (11), respectively.
그리고, 이러한 실시예에서 도 3f와 도 3g와 같이 선택적 이온 주입을 하지 않고, 최초 도 3a의 산화막(12) 형성 이전에 반도체 기판(11)에 채널 스탑 형성용 이온 도핑 영역(20)과 웰 형성용 이온 도핑 영역(21)을 각각 형성한 후, 본 발명에 따른 반도체 소자 제조 공정을 진행할 수도 있다.3F and 3G, the ion doped region 20 and the well for forming the channel stop are formed on the semiconductor substrate 11 before the oxide film 12 is formed in FIG. 3A. After the respective ion doped regions 21 are formed, the semiconductor device manufacturing process according to the present invention may be performed.
이러한 본 발명의 실시예에 따른 제조 방법에서는 액티브 영역 내의 채널 영역인 게이트 하부 영역에 공핍영역 확산 방지층을 형성함으로써 펀치 스루 방지용 이온 주입을 생략할 수 있어 이온주입에 의한 반도체 기판의 손상되는 것을 방지할 수 있어, 숏 채널 효과에 따른 핫 캐리어 효과와 펀치 스루 효과를 효과적으로 차단할 수 있다.In the manufacturing method according to the embodiment of the present invention, by forming a depletion region diffusion prevention layer in the gate region, which is a channel region in the active region, ion implantation for preventing punch through can be omitted, thereby preventing damage to the semiconductor substrate by ion implantation. It is possible to effectively block the hot carrier effect and the punch through effect due to the short channel effect.
이와 같이, 본 발명에 따르면 액티브 영역 내의 게이트 하부 영역에 필드 산화막과 함께 공핍 영역 확산 방지층을 형성하여 숏 채널 효과 즉, 핫 캐리어 효과와 펀치 스루 효과를 감소시킴으로써 반도체 소자의 전기적 특성을 확보할 수 있다. 또한, 펀치 스루 방지용 이온 도핑 공정을 생략할 수 있어서 제조 공정을 단순화하여 제조 비용을 절감할 수 있는 동시에 이온 주입에 의해 반도체 기판이 손상되는 것을 최소화할 수 있다.As described above, according to the present invention, the depletion region diffusion prevention layer is formed in the lower region of the gate in the active region together with the field oxide layer to reduce the short channel effect, that is, the hot carrier effect and the punch through effect, thereby securing the electrical characteristics of the semiconductor device. . In addition, the punch-through prevention ion doping process can be omitted, thereby simplifying the manufacturing process and reducing manufacturing costs, and minimizing damage to the semiconductor substrate by ion implantation.
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