KR100405963B1 - Method of operating minimun channel memory device - Google Patents
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Abstract
본 발명은 극소 채널 메모리 소자의 구동 방법에 관한 것으로,The present invention relates to a method of driving a microchannel memory device,
p-형태의 실리콘 기판의 상부에 형성된 산화막과; 상기 산화막의 상부에 p+ 다결정실리콘으로 형성된 주 게이트와; 상기 주 게이트의 측면을 감싸며 형성된 절연막과; 상기 주 게이트의 좌,우측면에 n+ 다결정실리콘으로 형성된 제 1, 2 게이트와; 상기 제 1, 2 게이트의 아래 기판에 형성된 소스 및 드레인과; 상기 제 1, 2 게이트의 아래 기판에 형성되고, 상기 소스와 드레인 영역과 이웃하게 상기 반도체 기판에 형성된 반전층과; 상기 제 2 게이트를 플로팅 게이트로 사용하는 극소채널 메모리 소자를 제공하며,an oxide film formed on the p-type silicon substrate; A main gate formed of p + polysilicon on the oxide film; An insulating film formed to surround a side of the main gate; First and second gates formed of n + polysilicon on left and right sides of the main gate; A source and a drain formed on the substrate below the first and second gates; An inversion layer formed on the substrate below the first and second gates and formed on the semiconductor substrate adjacent to the source and drain regions; It provides a microchannel memory device using the second gate as a floating gate,
또한 상기 주 게이트와 드레인에 양전압을 인가하고, 소오스와 기판을 접지하여, 상기 제 2 게이트이 제 2 게이트 하부 기판의 반전층의 캐리어들을 트랩하는 쓰기(writing)단계와; 상기 주 게이트에 음전압을 인가하고, 드레인을 접지하여 상기 제 2 게이트가 트랩된 캐리어를 방출하는 지우기(Erasing)단계로 구성된 극소 채널 메모리 소자 구동 방법을 제공한다.And writing a positive voltage to the main gate and the drain, grounding a source and a substrate, so that the second gate traps carriers of the inversion layer of the second gate lower substrate; A method of driving a microchannel memory device comprising an erasing step of applying a negative voltage to the main gate and grounding a drain to release a carrier trapped by the second gate.
Description
본 발명은 극소 채널 메모리 소자의 구동방법에 관한 것으로, 특히 주게이트와 일함수 차이가 나는 측면게이트를 형성하고, 이 측면게이트에 캐리어들이 이동 및 이탈되어 쓰기와 지우기의 메모리 구동을 하는 극소 채널 메모리 소자의 구동방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of driving a microchannel memory device, and in particular, to form a sidegate having a work function difference from a main gate, and to the sidegate, carriers being moved and separated so as to drive a memory of write and erase. It relates to a method of driving a device.
최근 컴퓨터를 포함하는 전자제품들의 고성능화 되면서 반도체 메모리 칩들이 전 산업 분야에서 많이 이용되고 있다. 이러한 반도체 메모리 칩들은 일정한 구조를 가지고 있고, 모스(MOS)형태의 구조가 주로 적용되어서 개발되었다.Recently, as the high performance of electronic products including computers, semiconductor memory chips have been widely used in all industries. These semiconductor memory chips have a certain structure, and have been developed by mainly applying a MOS type structure.
특히,MONOS(Metal/Oxide/Nitride/Oxide/Semiconductor),MNOS(Metal/ Nitride/Oxide/Semiconductor) 및 강유전체 메모리 구조와 같은 종래의 메모리 구조는 모두 절연막을 채용하였고, 이 절연막에 트랩 사이트들을 형성하여 쓰기(Writing)와 지우기(Erasing)동작을 수행하였다.In particular, conventional memory structures such as MONOS (Metal / Oxide / Nitride / Oxide / Semiconductor), MNOS (Metal / Nitride / Oxide / Semiconductor), and ferroelectric memory structures all employ insulating films, and trap sites are formed on the insulating films. Writing and erasing operations were performed.
산업화와 정보화가 더욱 촉진되면서, 더 우수한 성능을 갖는 새로운 메모리소자를 개발하는 것이 계속적인 당면과제가 되고 있다.As industrialization and informatization are further promoted, the development of new memory devices with better performance is a constant challenge.
이에 따라 이러한 새로운 구조를 갖는 메모리 소자를 개발하려는 연구가 진행되고 왔고, 이미 다양한 구조를 적용한 메모리 소자들도 등장하고 있다.Accordingly, researches have been conducted to develop memory devices having such a new structure, and memory devices having various structures have been introduced.
이에 본 발명은 상기한 바와 같은 종래의 절연막에 형성된 트랩사이트들로 하여금 메모리 역할을 수행하는 한계를 극복하고, 새로운 메모리 소자를 제공하기 위한 것으로, 주 게이트의 측면에 일함수의 차이가 나는 측면게이트를 형성하고, 이 측면게이트에 의해 메모리 동작을 수행할 수 있는 극소 채널 메모리 소자를 제공하는데 그 목적이 있다.Accordingly, the present invention is to provide a new memory device to overcome the limitation that the trap sites formed in the conventional insulating film as described above to perform the memory role, the side gate having a difference in the work function on the side of the main gate It is an object of the present invention to provide a microchannel memory device capable of forming a memory device and performing a memory operation by the side gate.
본 발명의 또 다른 목적은 극소채널 메모리소자의 주 게이트와 드레인 또는 소오스에 전압을 인가하여 쓰기와 지우기의 메모리 구동을 하는 극소 채널 메모리 소자의 구동 방법을 제공하는 데 있다.It is still another object of the present invention to provide a method of driving a microchannel memory device which drives a write and erase memory by applying a voltage to a main gate and a drain or a source of the microchannel memory device.
상기 목적을 달성하기 위한 극소 채널 메모리 소자는 반도체 기판의 상부에 형성된 산화막과;A microchannel memory device for achieving the above object comprises an oxide film formed on the semiconductor substrate;
상기 산화막의 상부에 형성된 주게이트와;A main gate formed on the oxide film;
상기 주게이트의 좌,우 측면을 감싸며 형성된 절연막과;An insulating film formed around the left and right sides of the main gate;
상기 절연막을 매개로 하여 상기 주게이트의 좌,우측면에 각각 형성되며, 상기 주게이트와 일함수의 차이가 있는 제 1, 2 게이트와;First and second gates formed on the left and right sides of the main gate through the insulating layer, and having a difference in work function from the main gate;
상기 제 1, 2 게이트의 아래 기판에 형성된 소스 및 드레인과;A source and a drain formed on the substrate below the first and second gates;
상기 제 1, 2 게이트의 아래 기판에 형성되고, 상기 소스와 드레인 영역과 이웃하게 상기 반도체 기판에 형성된 반전층으로 이루어짐을 특징으로 한다.And an inversion layer formed on the substrate below the first and second gates and adjacent to the source and drain regions.
그리고, 본 발명의 또 다른 목적을 달성하기 위한 극소 채널 메모리 소자의 구동 방법은 p-형태의 실리콘 기판의 상부에 형성된 산화막과; 상기 산화막의 상부에 p+ 다결정실리콘으로 형성된 주 게이트와; 상기 주 게이트의 측면을 감싸며 형성된 절연막과; 상기 주 게이트의 좌,우측면에 n+ 다결정실리콘으로 형성된 제 1, 2 게이트와; 상기 제 1, 2 게이트의 아래 기판에 형성된 소스 및 드레인과; 상기 제 1, 2 게이트의 아래 기판에 형성되고, 상기 소스와 드레인 영역과 이웃하게 상기 반도체 기판에 형성된 반전층으로 구비된 극소채널 메모리 소자를 제공하는 단계와;In addition, a method of driving a microchannel memory device for achieving another object of the present invention includes an oxide film formed on the p-type silicon substrate; A main gate formed of p + polysilicon on the oxide film; An insulating film formed to surround a side of the main gate; First and second gates formed of n + polysilicon on left and right sides of the main gate; A source and a drain formed on the substrate below the first and second gates; Providing a microchannel memory device formed on a substrate below the first and second gates and provided with an inversion layer formed on the semiconductor substrate adjacent to the source and drain regions;
상기 주 게이트와 드레인에 양전압을 인가하고, 소오스와 기판을 접지하여, 상기 제 2 게이트에 제 2 게이트 하부 기판의 캐리어들을 트랩하는 쓰기(writing)단계와;Writing a positive voltage to the main gate and the drain, grounding a source and a substrate, and trapping carriers of the second gate lower substrate to the second gate;
상기 주 게이트에 음전압을 인가하고, 드레인을 접지하여 상기 제 2 게이트가 트랩된 캐리어를 방출하는 지우기(Erasing)단계로 이루어짐을 특징으로 한다.The erasing step of applying a negative voltage to the main gate, grounding the drain to release the carrier trapped by the second gate.
도 1은 본 발명에 따른 극소 채널 메모리 소자의 사시도이다.1 is a perspective view of a microchannel memory device according to the present invention.
도 2는 본 발명에 따른 제 1, 2 게이트의 하부의 실리콘 기판에 반전층이 형성되는 에너지 밴드 다이어그램을 나타낸 도면이다.2 is an energy band diagram in which an inversion layer is formed on a silicon substrate below the first and second gates according to the present invention.
도 3a와 3b는 본 발명의 제 1 실시예에 따른 쓰기의 메모리 구동 상태를 도시한 도면이다.3A and 3B are diagrams showing a memory driving state of writing according to the first embodiment of the present invention.
도 4는 본 발명의 제 1 실시예에 따른 지우기의 메모리 구동 상태를 도시한 도면이다.4 is a diagram illustrating a memory driving state of erasing according to the first embodiment of the present invention.
도 5는 본 발명에 따른 극소 채널 메모리 소자의 주 게이트 측정 전압과 드레인 측정 전류의 특성 곡선을 도시한 도면이다.5 is a diagram illustrating characteristic curves of the main gate measurement voltage and the drain measurement current of the microchannel memory device according to the present invention.
도 6a와 6b는 본 발명의 제 2 실시예에 따른 쓰기의 메모리 구동 상태를 도시한 도면이다.6A and 6B are diagrams showing a memory driving state of writing according to the second embodiment of the present invention.
도 7은 본 발명의 제 2 실시예에 따른 지우기의 메모리 구동 상태를 도시한 도면이다.7 is a diagram illustrating a memory driving state of erasing according to the second embodiment of the present invention.
<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>
21 : 주게이트 22, 23 : 제 1, 2 게이트21: main gate 22, 23: first, second gate
24 : 산화막 25 : 절연막24: oxide film 25: insulating film
26, 27 : 반전층 30 : 기판26, 27: inversion layer 30: substrate
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하면 다음과 같다.Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings.
도 1은 본 발명에 따른 극소 채널 메모리 소자의 사시도로써, 반도체기판(30)의 상부에 형성된 산화막(24)과; 상기 산화막(24)의 상부에 형성된 주 게이트(21)와; 상기 주 게이트(21)의 좌, 우측면을 감싸며 형성된 절연막(25)과; 상기 절연막을 매개로 하여 상기 주 게이트(21)의 좌,우측면에 형성된 제 1, 2 게이트(22,23)와; 상기 제 1, 2 게이트(22,23)의 아래 기판에 형성된 소스 및 드레인으로 구성되어 있다.1 is a perspective view of a microchannel memory device according to the present invention, comprising: an oxide film 24 formed on an upper portion of a semiconductor substrate 30; A main gate 21 formed on the oxide film 24; An insulating film 25 formed surrounding the left and right surfaces of the main gate 21; First and second gates 22 and 23 formed on left and right sides of the main gate 21 through the insulating film; It is composed of a source and a drain formed on the substrate below the first and second gates 22 and 23.
이렇게 구성된 본 발명의 극소 채널 메모리 소자는 제 1, 2 게이트(22,23)의 하부의 기판상에 반전층이 형성된다. 이 반전층은 도 2에 제시된 에너지 밴드 다이어그램으로 그 형성의 원리를 알 수 있다. p-형 실리콘 기판의 상부에 절연막을 사이에 두고, n+ 다결정실리콘인 상기 제 1, 2 게이트(22,23)가 형성되어 있으면, p-형 실리콘 기판은 5.03 ~ 5.13eV의 일함수를 가지며, n+ 다결정 실리콘은 약 4.17eV의 일함수를 갖고 있기 때문에, 평형상태에서 고유레벨(Ei)이 페르미레벨(Ef)의 하부 아래로 휘어지는 에너지 밴드를 나타내게 되고, 이때, 기판의 표면은 반전상태(Inversion state)가 되는 반전층이 형성된다.In the microchannel memory device of the present invention configured as described above, an inversion layer is formed on a substrate under the first and second gates 22 and 23. This inversion layer can be seen in the energy band diagram shown in FIG. If the first and second gates 22 and 23, which are n + polysilicon, are formed with an insulating film between the p-type silicon substrate, the p-type silicon substrate has a work function of 5.03 to 5.13 eV, Since n + polycrystalline silicon has a work function of about 4.17 eV, the equilibrium state exhibits an energy band in which the eigen level (Ei) is bent below the Fermi level (Ef), where the surface of the substrate is inverted (Inversion). an inversion layer is formed.
그리고, 주 게이트(21)를 p+ 다결정실리콘으로 형성하고, 상기 제 1, 2 게이트(22,23)를 n+ 다결정실리콘으로 형성하면, 상기 주 게이트(21)와 상기 제 1, 2 게이트(22,23)는 상호 일함수가 다르게 된다. 이 일함수의 차이만큼 상기 주 게이트(21)와 상기 제 1, 2 게이트(22,23)는 문턱전압(Threshold voltage)이 차이가 난다.If the main gate 21 is formed of p + polysilicon and the first and second gates 22 and 23 are formed of n + polysilicon, the main gate 21 and the first and second gates 22, 23) different work functions. Threshold voltages differ between the main gate 21 and the first and second gates 22 and 23 by the difference in the work function.
따라서, 상기 주 게이트(21)를 5.29eV의 일함수를 갖는 p+ 다결정 실리콘으로 형성하고, 상기 제 1, 2 게이트(22,23)를 4.17eV의 일함수를 갖는 n+ 다결정 실리콘으로 형성하면, 상기 주 게이트(21)과 상기 제 1, 2 게이트(22,23)의 문턱전압의 차이는 약 1.12eV이다.Accordingly, when the main gate 21 is formed of p + polycrystalline silicon having a work function of 5.29 eV, and the first and second gates 22 and 23 are formed of n + polycrystalline silicon having a work function of 4.17 eV, The difference between the threshold voltages of the main gate 21 and the first and second gates 22 and 23 is about 1.12 eV.
그러므로, 주 게이트에 대한 문턱전압이 0.8eV가 되도록 본 발명의 극소 채널 메모리 소자를 제조하면, 상기 제 1, 2 게이트의 문턱전압은 -0.32eV가 되어, 상기 제 1, 2 게이트에 바이어스를 인가하지 않아도, 기판에는 n형 반전층이 형성된다.Therefore, when the microchannel memory device of the present invention is manufactured so that the threshold voltage for the main gate is 0.8 eV, the threshold voltages of the first and second gates are -0.32 eV, and a bias is applied to the first and second gates. Even if it does not, an n type inversion layer is formed in a board | substrate.
도 3a와 3b는 본 발명의 제 1 실시예에 따른 쓰기의 메모리 구동 상태를 도시한 도면으로써, 기판(30)은 p- 형태의 실리콘 기판이며, 상기 주 게이트(21)는 p+ 다결정 실리콘이고, 상기 제 1, 2 게이트(22,23)는 n+ 다결정 실리콘으로 형성되어 있다.3A and 3B show a memory driving state of writing according to the first embodiment of the present invention, wherein the substrate 30 is a p-type silicon substrate, and the main gate 21 is p + polycrystalline silicon, The first and second gates 22 and 23 are made of n + polycrystalline silicon.
도 3a에 제시된 바와 같이, 상기 주 게이트(21)와 드레인에 양전압을 인가하고, 소오스와 기판을 접지하면, 제 2 게이트(23)가 상기 제 2 게이트(23) 하부 기판에 형성된 반전층(27)의 캐리어들을 캡쳐하게 되어 메모리 구동의 쓰기(writing)동작을 수행한다.As shown in FIG. 3A, when a positive voltage is applied to the main gate 21 and the drain, and the source and the substrate are grounded, an inversion layer formed on the lower substrate of the second gate 23 ( 27 carriers to perform memory-driven writing operations.
이 반전층(27)의 캐리어들은 소스와 드레인 사이에 걸린 높은 전장에 의해 핫케리어(Hot Carrier)로 작용되어 상기 제 2 게이트(23)로 이동된다.The carriers of the inversion layer 27 act as a hot carrier by the high electric field between the source and the drain and move to the second gate 23.
상기 쓰기단계를 위해서, 상기 주 게이트(21)에는 1.5V ~ 2.5V 전압을 인가하고, 드레인에는 3.5V ~ 5V 전압을 인가하는 것이 바람직하다.For the writing step, it is preferable to apply a voltage of 1.5V ~ 2.5V to the main gate 21, 3.5V ~ 5V voltage to the drain.
도 3b에서는, 본 발명의 제 1 실시예의 다른 쓰기동작을 도시한 것으로, 상기 주 게이트(21)에 양전압을 인가하고, 드레인을 접지하면, 상기 제 2 게이트(23)하부 기판의 반전층(27)의 캐리어들이 산화막(24)을 터널링(tunneling)하여 제 2 게이트(23)에 캡쳐된다. 이때, 본 발명의 메모리 소자는 쓰기(writing)동작을 수행한다.FIG. 3B shows another write operation of the first embodiment of the present invention. When the positive voltage is applied to the main gate 21 and the drain is grounded, the inversion layer of the lower substrate of the second gate 23 ( Carriers of 27 are tunneled to oxide film 24 and captured at second gate 23. In this case, the memory device of the present invention performs a writing operation.
상기 쓰기 동작에서는 상기 주 게이트(21)에 인가하는 전압은 6.5V ~7.5V인 것이 바람직하다.In the write operation, the voltage applied to the main gate 21 is preferably 6.5V to 7.5V.
도 4는 본 발명의 제 1 실시예에 따른 지우기의 메모리 구동 상태를 도시한 도면으로써, 주 게이트(21)에 음전압을 인가하고, 드레인을 접지하면, 도 3a와 3b에서 제 2 게이트(23)가 캡쳐한 캐리어들을 다시, 기판(30)의 반전층(27)에 방출하면서, 메모리의 지우기(Erasing)동작을 수행하게 된다.4 is a diagram illustrating a memory driving state of erasing according to the first embodiment of the present invention. When a negative voltage is applied to the main gate 21 and the drain is grounded, the second gate 23 in FIGS. 3A and 3B is illustrated. The carriers, which are captured by the A1, are discharged back to the inversion layer 27 of the substrate 30 to perform erasing operation of the memory.
상기 지우기 동작을 수행하기 위해서는 상기 주 게이트(21)에는 -3.5V ~ -5V의 전압을 인가하는 것이 바람직하다.In order to perform the erase operation, it is preferable to apply a voltage of -3.5V to -5V to the main gate 21.
본 발명의 제 1 실시예에서는 주 게이트를 일함수가 p+ 다결정 실리콘 보다 작고, n+ 다결정 실리콘 보다 큰 금속이나 SiGe를 사용하여도 되고, 상기 제 1, 2 게이트는 일함수가 n+ 다결정 실리콘 보다 작은 전도성 물질을 사용하여 메모리 소자의 역할을 수행할 수도 있다.In the first embodiment of the present invention, the main gate may be made of metal or SiGe whose work function is smaller than p + polycrystalline silicon and larger than n + polycrystalline silicon, and the first and second gates may have conductivity smaller than n + polycrystalline silicon. The material may also be used as a memory device.
도 5는 본 발명에 따른 극소 채널 메모리 소자의 주 게이트 측정 전압과 드레인 측정 전류의 특성 곡선을 도시한 도면으로써, 도 3a와 도 4에 도시된 바와 같이, 극소 채널 메모리 소자의 게이트에 양전압을 인가하여 쓰기 동작을 수행하면, 핫캐리어들이 기판의 반전층에서 주입되어 제 2 게이트에 캡쳐되면서, 드레인 영역의 채널 저항이 증가되어 측정된 드레인 전류는 줄어들게 된다(쓰기후 ID 상태).이와는 반대로, 게이트에 음전압을 인가하여 지우기 동작을 수행하면, 상기 제 2 게이트에서 캐리어들이 빠져나가면서 드레인 영역의 채널 저항을 감소시켜, 측정된 드레인 전류는 측정된 게이트 전압과 비례하여 증가하게 되어(지우기후 ID 상태) 초기 측정된 드레인 전류 측정 상태(초기 ID 상태)로 되돌아 온다.FIG. 5 illustrates characteristic curves of the main gate measurement voltage and the drain measurement current of the microchannel memory device according to the present invention. As shown in FIGS. 3A and 4, the positive voltage is applied to the gate of the microchannel memory device. Applying and performing a write operation causes hot carriers to be injected from the inversion layer of the substrate and captured to the second gate, thereby increasing the channel resistance of the drain region and reducing the measured drain current (ID state after writing). When the erase operation is performed by applying a negative voltage to the gate, the carriers exit from the second gate and the channel resistance of the drain region is decreased, so that the measured drain current increases in proportion to the measured gate voltage (after erasing. ID state) Returns to the initial measured drain current measurement state (initial ID state).
도 6a와 6b는 본 발명의 제 2 실시예에 따른 쓰기의 메모리 구동 상태를 도시한 도면으로써, 기판(30')은 n- 형태의 실리콘 기판이며, 주 게이트(21')는 n+ 다결정 실리콘이고, 제 1, 2 게이트(22',23')는 p+ 다결정 실리콘으로 형성되어 있다.6A and 6B show a memory driving state of writing according to the second embodiment of the present invention, in which the substrate 30 'is an n-type silicon substrate, and the main gate 21' is n + polycrystalline silicon. The first and second gates 22 'and 23' are formed of p + polycrystalline silicon.
도 6a에 제시된 바와 같이, 상기 주 게이트(21')와 드레인에 음전압을 인가하고, 소오스와 기판을 접지하면, 제 2 게이트(23')가 상기 제 2 게이트(23') 하부 기판에 형성된 반전층(27')의 캐리어들을 캡쳐하게 되어 메모리 구동의 쓰기(writing)동작을 수행한다.As shown in FIG. 6A, when a negative voltage is applied to the main gate 21 ′ and the drain, and the source and the substrate are grounded, a second gate 23 ′ is formed on the lower substrate of the second gate 23 ′. Carriers of the inversion layer 27 'are captured to perform a memory driving write operation.
이 반전층(27)의 캐리어들은 주 게이트와 드레인 사이의 높은 전장에 의해 핫케리어(Hot Carrier)로 작용되어 상기 제 2 게이트(23')로 이동된다.The carriers of the inversion layer 27 act as a hot carrier by the high electric field between the main gate and the drain and move to the second gate 23 '.
상기 쓰기단계를 위해서, 상기 주 게이트(21)에는 -1.5V ~ -2.5V 전압을 인가하고, 드레인에는 -3.5V ~ -5V 전압을 인가하는 것이 바람직하다.For the writing step, it is preferable to apply a voltage of -1.5V to -2.5V to the main gate 21 and a voltage of -3.5V to -5V to the drain.
도 6b에서는, 본 발명의 제 2 실시예의 다른 쓰기동작을 도시한 것으로, 상기 주 게이트(21')에 음전압을 인가하고, 드레인을 접지하면, 상기 제 2 게이트(23') 하부 기판의 반전층(27)에서 캐리어들이 산화막(24)을 터널링(tunneling)하여 제 2 게이트(23')에 캡쳐되면서 쓰기(writing)동작을 수행한다.6B illustrates another write operation of the second embodiment of the present invention. When a negative voltage is applied to the main gate 21 'and the drain is grounded, the lower substrate of the second gate 23' is inverted. Carriers in the layer 27 tunnel the oxide film 24 and are captured by the second gate 23 ′ to perform a writing operation.
상기 쓰기 동작에서는 상기 주 게이트(21)에 인가하는 전압은 -6.5V ~ -7.5V인 것이 바람직하다.In the write operation, the voltage applied to the main gate 21 is preferably -6.5V to -7.5V.
도 7은 본 발명의 제 2 실시예에 따른 지우기의 메모리 구동 상태를 도시한 도면으로써, 주 게이트(21')에 양전압을 인가하고, 드레인을 접지하면, 도 6a와 6b에서 제 2 게이트(23')가 캡쳐한 캐리어들을 다시, 기판(30')의 반전층(27')으로 방출하면서, 메모리의 지우기(Erasing)동작을 수행하게 된다.FIG. 7 is a diagram illustrating a memory driving state of erasing according to the second embodiment of the present invention. When a positive voltage is applied to the main gate 21 'and the drain is grounded, the second gate (in FIGS. The carriers captured by 23 'are released to the inversion layer 27' of the substrate 30 ', thereby performing erasing operation of the memory.
상기 지우기 동작을 수행하기 위해서는 상기 주 게이트(21')에는 3.5V ~ 5V의 전압을 인가하는 것이 바람직하다.In order to perform the erase operation, it is preferable to apply a voltage of 3.5V to 5V to the main gate 21 '.
그리고, 본 발명의 제 2 실시예에서도 주 게이트를 일함수가 p+ 다결정 실리콘 보다 작고, n+ 다결정 실리콘 보다 큰 금속이나 SiGe를 사용할 수도 있고, 상기 제 1, 2 게이트는 일함수가 n+ 다결정 실리콘 보다 큰 전도성 물질을 사용하여 메모리 소자의 역할을 수행할 수도 있다.In addition, in the second embodiment of the present invention, the main gate may be made of a metal or SiGe whose work function is smaller than p + polycrystalline silicon and larger than n + polycrystalline silicon, and the first and second gates may have a larger work function than n + polycrystalline silicon. The conductive material may be used to serve as a memory device.
그리고, 본 발명의 제 1 실시예와 제 2 실시예에서의 드레인에 전압을 인가한 것과 동일하게 소오스에 인가하면 제 1 게이트가 반전층의 캐리어들을 캡쳐하고, 방출하여 메모리로써 구동할 수 있다.In addition, when the voltage is applied to the drain in the first and second embodiments of the present invention, the first gate may capture and emit carriers of the inversion layer to be driven as a memory.
이와 같이, 본 발명은 주 게이트와 일함수가 차이가 나는 제 1, 2 게이트들을 주 게이트의 측면에 형성하여서, 상기 제 1, 2 게이트들의 하부의 기판상에는 반전층이 형성되고, 이 반전층에 있는 캐리어들을 상기 제 1, 2 게이트들로 캡쳐함로써, 메모리 동작도 수행할 수 있는 극소 채널 메모리 소자가 가능한 것이다.As described above, the present invention forms first and second gates having different work functions from the main gate on the side of the main gate, such that an inversion layer is formed on the substrate under the first and second gates. By capturing the carriers with the first and second gates, a microchannel memory device capable of performing a memory operation is possible.
이상에서 상세히 설명한 바와 같이 본 발명에 따른 극소 채널 메모리 소자는 주 게이트의 측면에 일함수가 상대적으로 적은 측면게이트를 형성하고, 주 게이트와 드레인 또는 소오스간의 캐패시티브 커플링 효과에 의해 측면게이트에 형성된 반전층과 측면게이트로 메모리 동작을 수행할 수 있어, 이 극소 채널 소자를 메모리 소자로도 적용할 수 있는 효과가 있다.As described in detail above, the microchannel memory device according to the present invention forms a side gate having a relatively small work function on the side of the main gate, and is formed on the side gate by the capacitive coupling effect between the main gate and the drain or the source. Since the memory operation can be performed with the formed inversion layer and the side gate, this microchannel device can be applied as a memory device.
본 발명은 구체적인 예에 대해서만 상세히 설명되었지만 본 발명의 기술사상 범위 내에서 다양한 변형 및 수정이 가능함은 당업자에게 있어서 명백한 것이며, 이러한 변형 및 수정이 첨부된 특허청구범위에 속함은 당연한 것이다.Although the invention has been described in detail only with respect to specific examples, it will be apparent to those skilled in the art that various modifications and variations are possible within the spirit of the invention, and such modifications and variations belong to the appended claims.
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