KR100402101B1 - Method of manufacturing semiconductor device - Google Patents
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Abstract
본 발명은 선택적 에피택셜 성장(Selective Epitaxial Growth)을 이용한 소자분리 공정을 적용하는 반도체 소자의 제조방법을 개시한다. 개시된 본 발명의 방법은, 액티브 영역 및 소자분리 영역을 갖는 실리콘 기판 상에 상기 액티브 영역을 노출시키도록 산화막을 형성하는 단계와, 상기 노출된 실리콘 기판의 액티브 영역 상에 선택적 에피텍셜 성장 공정으로 상기 산화막과 동일한 두께만큼 실리콘 에피층을 성장시켜 상기 실리콘 에피층으로 이루어지는 액티브층과 산화막으로 이루어지는 소자분리막을 형성하는 단계와, 상기 기판 결과물을 질화 처리하는 단계와, 상기 질화 처리된 액티브층을 산화시켜 상기 액티브층의 표면에 희생 산화막을 형성하는 단계와, 상기 희생 산화막을 제거하는 단계를 포함한다. 본 발명에 따르면, 선택적 에피택셜 성장 공정을 이용한 소자분리 공정후에 질화 처리를 수행함으로써 이러한 질화 처리를 통해서 산화 공정 동안에 산화되는 실리콘의 양을 최소화시킬 수 있으며, 이에 따라, 추가 산화에 의한 부피 팽창과 이에 기인하는 액티브층에서의 스트레스의 발생을 억제시킬 수 있다.The present invention discloses a method of fabricating a semiconductor device to which the device isolation process using selective epitaxial growth is applied. The disclosed method includes forming an oxide film to expose the active region on a silicon substrate having an active region and an isolation region, and performing a selective epitaxial growth process on the exposed silicon substrate. Growing a silicon epitaxial layer having the same thickness as an oxide film to form an active layer consisting of the silicon epilayer and an element isolation film comprising an oxide film, nitriding the substrate resultant, and oxidizing the nitrided active layer Forming a sacrificial oxide film on the surface of the active layer; and removing the sacrificial oxide film. According to the present invention, the nitriding treatment may be performed after the device isolation process using the selective epitaxial growth process, thereby minimizing the amount of silicon oxidized during the oxidation process. The occurrence of stress in the active layer due to this can be suppressed.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 선택적 에피택셜 성장(Selective Epitaxial Growth : 이하, SEG)을 이용한 소자분리 후에 액티브층에서의 스트레스가 완화되도록 하는 방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for relieving stress in an active layer after device isolation using selective epitaxial growth (hereinafter, SEG).
주지된 바와 같이, 소자분리막은 액티브 영역들간을 분리시켜, 각 액티브 영역들에 형성되는 소자들이 개별적으로 동작되도록 하기 위하여 형성되는 것이다. 이러한 소자분리막을 형성하기 위해, 기존에는 LOCOS(Local Oxidation Silicon) 또는 변형된 LOCOS 공정을 주로 이용하였으며, 최근에 들어서는 STI(Shallow Trench Isolation) 공정을 주로 이용하고 있다.As is well known, the device isolation film is formed so as to separate the active regions so that the elements formed in the active regions are individually operated. In order to form such an isolation layer, a conventional LOCOS (Local Oxidation Silicon) or modified LOCOS process is mainly used, and recently, a shallow trench isolation (STI) process is mainly used.
그러나, 소자의 집적도가 더욱 높아짐에 따라, 상기 STI 공정을 이용한 소자분리막의 형성은 공정 상의 여러 가지 문제들로 인해 그 이용에 한계를 나타내게 되었다. 예컨대, 트렌치의 에스펙트 비(aspect ratio)가 증가됨에 따라, 상기 트렌치의 매립에 한계를 갖게 된다.However, as the integration degree of the device becomes higher, the formation of the device isolation film using the STI process has shown a limitation in its use due to various problems in the process. For example, as the aspect ratio of the trench is increased, there is a limit to the filling of the trench.
도 1은 트렌치의 에스펙트 비의 증가로 인해 트렌치에 매립된 산화막의 표면에 균열(seam)이 발생된 상태를 보여주는 단면도이다.FIG. 1 is a cross-sectional view illustrating a state in which a crack is generated on a surface of an oxide film embedded in a trench due to an increase in a trench ratio.
도시된 바와 같이, 실리콘 기판(1)에 형성된 트렌치(2)의 에스펙트 비의 증가로 인해 상기 트렌치(2) 내에 매립된 산화막(3)의 표면에서 균열(seam) 또는 보이드(void)가 발생된다. 이 경우, 후속 공정이 진행되면서 상기 균열 또는 보이드로 인해 결함이 발생되며, 이에 따라, 소망하는 소자 특성을 얻지 못하게 된다.As shown, a crack or void occurs in the surface of the oxide film 3 embedded in the trench 2 due to an increase in the aspect ratio of the trench 2 formed in the silicon substrate 1. do. In this case, defects are generated due to the cracks or voids as the subsequent process proceeds, thereby failing to obtain desired device characteristics.
따라서, 이와 같은 문제점를 해결하기 위해, 최근들어 다양한 기술들이 제안되고 있으며, 한 예로, 선택적 에피택셜 성장(Selective Epitaxial Growth : 이하, SEG) 공정을 이용한 소자분리 공정이 제안되었다.Therefore, in order to solve such a problem, various techniques have recently been proposed, and as an example, a device isolation process using a selective epitaxial growth (hereinafter, SEG) process has been proposed.
상기 SEG 공정을 이용한 소자분리 공정은, 도 2에 도시된 바와 같이, 기존의 소자분리 공정과는 반대로, 우선, 실리콘 기판(1) 상에 산화막의 증착 및 패터닝을 통해서 액티브 영역을 정의하고, 그런다음, 노출된 액티브 영역 상에 SEG 공정을 통해 실리콘 에피층(3)을 형성시킴으로써, 소자가 형성될 액티브층과 소자분리막을 동시에 형성시키는 기술이다. 여기서, 상기 실리콘 에피층(3)은 액티브층이 되며, 잔류된 산화막(3)은 소자분리막이 된다.In the device isolation process using the SEG process, as shown in FIG. 2, in contrast to the conventional device isolation process, first, an active region is defined through deposition and patterning of an oxide film on the silicon substrate 1. Next, the silicon epitaxial layer 3 is formed on the exposed active region through the SEG process, thereby simultaneously forming the active layer and the device isolation layer on which the device is to be formed. Here, the silicon epi layer 3 becomes an active layer, and the remaining oxide film 3 becomes an element isolation film.
이와 같은 SEG 공정을 이용한 소자분리 공정은 산화막의 매립이 필요치 않기 때문에 트렌치 매립의 어려움에 기인하는 공정 상의 결함은 초래되지 않는다.Since the device isolation process using the SEG process does not require the embedding of the oxide film, a process defect due to the difficulty of filling the trench is not caused.
그러나, SEG 공정을 이용한 소자분리 공정은 액티브층과 소자분리막간의 경계면이 수직인 것과 관련하여, 그 후에 수행되는 일련의 산화 공정에서 실리콘이 실리콘 산화막으로 산화될 때, 그 부피 팽창에 의한 스트레스가 액티브층으로 전해짐으로써, 상기 액티브층에서의 결정 결함이 유발되고, 결국, 상기 결정 결함이 트랩(trap)으로 작용하여 접합 누설 전류 등을 유발시킴으로써, 소자 특성을 확보하지 못하게 되는 문제점이 있다.However, in the device isolation process using the SEG process, the interface between the active layer and the device isolation film is perpendicular, and when the silicon is oxidized to the silicon oxide film in a subsequent series of oxidation processes, the stress due to the volume expansion is active. By being transferred to the layer, crystal defects in the active layer are induced, and eventually, the crystal defects act as traps, causing junction leakage currents, etc., thereby preventing the device characteristics from being secured.
도 3a 및 도 3b는 트렌치(2) 내부가 산화막(3)으로 채워지지 않은 상태와 산화막(3)으로 채워진 상태에서 산화 공정을 진행한 경우에서의 스트레스 분포를 보여주는 시뮬레이션 결과 도면이다. 여기서, 실선은 인장 스트레스(tensile stress)를, 그리고, 점선은 압축 스트레스(compressive stress)를 각각 나타낸다.3A and 3B are diagrams showing simulation results of stress distribution when the oxidation process is performed while the inside of the trench 2 is not filled with the oxide film 3 and is filled with the oxide film 3. Here, the solid line represents tensile stress, and the dotted line represents compressive stress, respectively.
보여지는 바와 같이, 트렌치(2)의 내부가 산화막(3)으로 채워진 도 3b의 경우가 산화막(3)으로 채워지지 않은 도 3a의 경우 보다 상대적으로 더 많은 스트레스가 발생되었음을 볼 수 있다.As can be seen, it can be seen that the case of FIG. 3B where the inside of the trench 2 is filled with the oxide film 3 is relatively more stressed than the case of FIG. 3A which is not filled with the oxide film 3.
이러한 시뮬레이션 결과로부터, SEG 공정을 통해 소자분리 공정을 수행한 경우, 후속의 산화 공정 동안에 액티브층에서 큰 스트레스가 인가될 수 있음을 유추할 수 있다.From the simulation results, it can be inferred that when the device isolation process is performed through the SEG process, a large stress may be applied in the active layer during the subsequent oxidation process.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, SEG 공정을 이용하여 소자분리 공정을 수행하되, 후속의 산화 공정에서 액티브층에 큰 스트레스가 인가되는 것을 방지할 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.Accordingly, the present invention has been made to solve the above problems, the semiconductor device of the semiconductor device that can perform a device isolation process using the SEG process, but can prevent the large stress is applied to the active layer in the subsequent oxidation process The purpose is to provide a manufacturing method.
또한, 본 발명은 액티브층에서의 스트레스 발생을 억제시켜, 소자 특성을 향상시킬 수 있는 반도체 소자의 제조방법을 제공함에 그 다른 목적이 있다.In addition, another object of the present invention is to provide a method for manufacturing a semiconductor device that can suppress the occurrence of stress in the active layer and improve device characteristics.
도 1은 트렌치의 에스펙트 비의 한계로 인해 트렌치에 매립된 산화막의 표면에 균열(seam)이 발생된 상태를 보여주는 도면.FIG. 1 is a view showing a state in which a crack occurs in a surface of an oxide film embedded in a trench due to a limit of a trench ratio ratio.
도 2는 선택적 에피택셜 성장 공정을 이용한 종래의 소자분리 공정을 설명하기 위한 도면.2 is a view for explaining a conventional device isolation process using a selective epitaxial growth process.
도 3a 및 도 3b는 산화 공정에서의 부피 패창에 의한 스트레스 분포를 보여주는 시뮬레이션 결과 도면.3A and 3B are simulation results showing stress distribution due to volume erosion in an oxidation process.
도 4a 내지 도 4d는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도.4A to 4D are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.
도 5a 및 도 5b는 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도.5A and 5B are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with another embodiment of the present invention.
* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
1 : 실리콘 기판 2 : 트렌치1: silicon substrate 2: trench
3 : 산화막 4 : 실리콘 에피층3: oxide film 4: silicon epi layer
10 : 액티브층 11 : 소자분리막10 active layer 11 device isolation film
12 : 희생 산화막12: sacrificial oxide film
상기와 같은 목적을 달성하기 위하여, 본 발명은, 액티브 영역 및 소자분리 영역을 갖는 실리콘 기판 상에 상기 액티브 영역을 노출시키도록 산화막을 형성하는 단계; 상기 노출된 실리콘 기판의 액티브 영역 상에 선택적 에피텍셜 성장 공정으로 상기 산화막과 동일한 두께만큼 실리콘 에피층을 성장시켜 상기 실리콘 에피층으로 이루어지는 액티브층과 산화막으로 이루어지는 소자분리막을 형성하는 단계; 상기 기판 결과물을 질화 처리하는 단계; 상기 질화 처리된 액티브층을 산화시켜 상기 액티브층의 표면에 희생 산화막을 형성하는 단계; 및 상기 희생 산화막을 제거하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.여기서, 상기 질화 처리는 바람직하게 NH3또는 N20 분위기에서 수행한다.In order to achieve the above object, the present invention comprises the steps of: forming an oxide film to expose the active region on a silicon substrate having an active region and an isolation region; Growing a silicon epitaxial layer having the same thickness as that of the oxide layer in a selective epitaxial growth process on the exposed silicon substrate to form a device isolation layer comprising an active layer and an oxide layer formed of the silicon epitaxial layer; Nitriding the substrate output; Oxidizing the nitrided active layer to form a sacrificial oxide film on a surface of the active layer; And removing the sacrificial oxide film. Here, the nitriding treatment is preferably performed in an NH 3 or N 2 O atmosphere.
본 발명에 따르면, SEG 공정을 이용한 소자분리 공정후에 질화 처리를 수행함으로써, 이러한 질화 처리를 통해서 산화 공정 동안에 산화되는 실리콘의 양을 최소화시킬 수 있으며, 이에 따라, 추가 산화에 의한 부피 팽창과 이에 기인하는 액티브층에서의 스트레스의 발생을 억제시킬 수 있다.According to the present invention, by performing the nitriding treatment after the device isolation process using the SEG process, it is possible to minimize the amount of silicon oxidized during the oxidation process through the nitriding treatment, and thus the volume expansion due to further oxidation and the resulting The occurrence of stress in the active layer can be suppressed.
(실시예)(Example)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 4a 내지 도 4d는 본 발명의 일실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도로서, 이를 설명하면 다음과 같다. 여기서, 도 1과 동일한 부분은 동일한 도면부호로 나타낸다.4A through 4D are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention. Here, the same parts as in Fig. 1 are designated by the same reference numerals.
먼저, 도 4a에 도시된 바와 같이, 액티브 영역 및 소자분리 영역을 갖는 실리콘 기판(1)을 마련한다. 그런다음, 상기 실리콘 기판(1) 상에 산화 또는 증착 공정을 통해 소정 두께로 소자분리용 산화막(3)을 형성하고, 이어, 상기 산화막(3)을 패터닝하여 실리콘 기판(11)의 액티브 영역을 노출시킨다.First, as shown in FIG. 4A, a silicon substrate 1 having an active region and an isolation region is prepared. Then, an oxide film 3 for device isolation is formed on the silicon substrate 1 through a oxidizing or deposition process, and then the oxide film 3 is patterned to form an active region of the silicon substrate 11. Expose
다음으로, 도 4b에 도시된 바와 같이, 노출된 실리콘 기판(1)의 액티브 영역 상에 SEG 공정을 이용하여 산화막(3)과 동일한 높이로 실리콘 에피층(4)을 성장시키고, 이를 통해, 상기 실리콘 에피층(4)으로 이루어지는 액티브층(10)을 형성함과 동시에, 잔류된 산화막(3)으로 이루어지는 소자분리막(11)을 형성한다.Next, as shown in FIG. 4B, the silicon epitaxial layer 4 is grown to the same height as the oxide film 3 using the SEG process on the exposed active region of the silicon substrate 1, whereby The active layer 10 made of the silicon epi layer 4 is formed and the device isolation film 11 made of the remaining oxide film 3 is formed.
이어서, 도 4c에 도시된 바와 같이, 상기 결과물에 대해 NH3또는 N2O 등의 질소 분위기에서 일정한 온도로 열처리를 행하여 액티브층(10)과 소자분리막(11)의 경계면을 질화 처리한다. 도면부호 A는 질화 처리된 액티브층과 소자분리막의 경계면을 나타낸다.Subsequently, as illustrated in FIG. 4C, the resultant is heat-treated at a constant temperature in a nitrogen atmosphere such as NH 3 or N 2 O to nitrate the interface between the active layer 10 and the device isolation film 11. Reference numeral A denotes an interface between the nitrided active layer and the device isolation film.
이와 같이 질화 처리가 수행되면, 예컨대, 이온주입시의 스크린 산화막 형성 및 게이트 산화막 형성 등과 같은 후속의 산화 공정 동안에 액티브층(10)에서 추가로 산화되는 실리콘의 양을 최소화시킬 수 있으며, 이 때문에, 추가 산화에 기인하는 부피 팽창과, 이로 인한 스트레스의 발생을 최소화시킬 수 있게 된다.When the nitriding treatment is performed in this manner, the amount of silicon further oxidized in the active layer 10 during the subsequent oxidation process such as, for example, screen oxide film formation and gate oxide film formation at the time of ion implantation can be minimized. It is possible to minimize the volume expansion due to further oxidation and the occurrence of stress thereby.
한편, 상기와 같은 질화 처리를 수행할 경우, 상기 액티브층(10)과 소자분리막(11)의 경계면이 질화 처리되면서 후속에서 게이트 산화막이 형성될 액티브층의표면이 함께 질화 처리된다. 그런데, 이러한 상태로 후속에서 게이트 산화막을 형성하게 되면, 그 특성 열화가 초래된다.On the other hand, when performing the nitriding treatment as described above, the interface between the active layer 10 and the device isolation layer 11 is nitrided, and the surface of the active layer where the gate oxide film is subsequently formed is nitrided together. However, when the gate oxide film is subsequently formed in such a state, the characteristic deterioration is caused.
따라서, 상기 질화 처리를 수행한 후에는, 도 4d에 도시된 바와 같이, 액티브층의 표면을 일정 두께만큼 산화시켜, 이 부분에 희생 산화막(12)을 형성한다.Therefore, after performing the nitriding treatment, as shown in FIG. 4D, the surface of the active layer is oxidized by a predetermined thickness to form the sacrificial oxide film 12 in this portion.
이후, 도시하지는 않았으나, 상기 희생 산화막을 불산(HF) 용액으로 제거하여 전술한 질화 처리에 기인하는 액티브층 표면에서의 결함을 제거하고, 그리고나서, 후속 공정을 수행하여 본 발명의 반도체 소자를 완성한다.Subsequently, although not shown, the sacrificial oxide film is removed with a hydrofluoric acid (HF) solution to remove defects on the surface of the active layer due to the above-mentioned nitriding treatment, and then a subsequent process is performed to complete the semiconductor device of the present invention. do.
도 5a 및 도 5b는 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도로서, 이 실시예에 있어서는 SEG 공정을 이용한 실리콘 에피층의 형성시에 산화막 보다 더 높은 두께로 실리콘 에피층을 성장시켜, 질화 처리에 의한 손상을 제거하기 위한 희생 산화 공정을 생략한다.5A and 5B are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with another embodiment of the present invention. In this embodiment, silicon having a thickness higher than that of an oxide film during formation of a silicon epi layer using an SEG process is shown. The epitaxial layer is grown to omit the sacrificial oxidation process for removing damage caused by nitriding.
자세하게, 도 5a에 도시된 바와 같이, 실리콘 기판(1) 상에 산화막의 증착 및 패터닝을 통해 액티브 영역을 한정한 상태에서, 노출된 실리콘 기판(1)의 액티브 영역 상에 실리콘 에피층을 성장시키되, 산화막(3) 보다 더 높은 두께로 성장시킨다.In detail, as shown in FIG. 5A, while the active region is defined by deposition and patterning of an oxide film on the silicon substrate 1, the silicon epitaxial layer is grown on the exposed active region of the silicon substrate 1. To a thickness higher than that of the oxide film 3.
그런다음, 상기 결과물에 대해서 NH3또는 N2O 분위기에서의 질화 처리를 수행하고, 이어, 산화막(3) 보다 높게 성장된 실리콘 에피층 부분을 공지의 화학적기계연마(Chemical Mechanical Polishing : 이하, CMP) 공정으로 연마하여, 도 5b에 도시된 바와 같이, 상기 실리콘 에피층(4)으로 이루어지는 액티브층(10)을 형성함과 동시에, 잔류된 산화막(3)으로 이루어지는 소자분리막(11)을 형성한다. 이때, 상기 CMP 공정시에는 실리콘 제거용 슬러리를 사용함으로써, 산화막과의 선택성이 유지되도록 함이 바람직하다.Then, the resultant is subjected to nitriding treatment in an NH 3 or N 2 O atmosphere, and then a portion of the silicon epi layer grown higher than the oxide film 3 is subjected to known chemical mechanical polishing (hereinafter referred to as CMP). 5B, the active layer 10 made of the silicon epitaxial layer 4 is formed, and the device isolation film 11 made of the remaining oxide film 3 is formed. . At this time, it is preferable to maintain the selectivity with the oxide film by using a silicon removal slurry during the CMP process.
이 실시예에 있어서, 질화 처리에 의해 손상된 실리콘 에피층(4)의 표면이 CMP 공정에 의해 제거되고, 아울러, CMP의 결과로 액티브층(10)의 표면에 손상이 발생될지라도, 그 손상 정도가 매우 미비하기 때문에, 공지의 후속 공정인 이온주입시의 스크린 산화막의 형성만으로도 상기 CMP시에 발생된 손상을 용이하게 제거할 수 있으며, 그래서, 질화 처리에 기인하는 액티브층(10)에서의 결함 제거를 위한 희생 산화 공정 및 희생 산화막 제거 공정을 수행할 필요가 없게 된다.In this embodiment, even if the surface of the silicon epi layer 4 damaged by the nitriding treatment is removed by the CMP process, and damage occurs on the surface of the active layer 10 as a result of CMP, the degree of damage Is very insignificant, the formation of a screen oxide film during ion implantation, which is a well-known subsequent process, can easily eliminate damage caused during the CMP, so that defects in the active layer 10 due to nitriding treatment There is no need to perform the sacrificial oxidation process and the sacrificial oxide removal process for removal.
이상에서와 같이, 본 발명은 SEG 공정을 이용하여 소자분리 공정을 수행한 후에 질화 처리를 수행함으로써, 후속의 산화 공정 동안에 부피 팽창으로 인하여 액티브층에 과도한 스트레스가 인가되는 것을 방지할 수 있으며, 이에 따라, 상기 액티브층에 형성되는 게이트 산화막을 포함한 소자의 특성 저하를 방지할 수 있다.As described above, according to the present invention, by performing the nitriding treatment after the device isolation process using the SEG process, it is possible to prevent excessive stress from being applied to the active layer due to volume expansion during the subsequent oxidation process. Therefore, the deterioration of the characteristic of the device including the gate oxide film formed in the active layer can be prevented.
또한, 소자가 형성되는 액티브층을 실리콘 에피층으로 형성하기 때문에, 소자의 특성을 향상시킬 수 있다.Moreover, since the active layer in which the element is formed is formed of a silicon epilayer, the characteristics of the element can be improved.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.In addition, this invention can be implemented in various changes within the range which does not deviate from the summary.
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2001
- 2001-06-23 KR KR10-2001-0036100A patent/KR100402101B1/en not_active IP Right Cessation
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