KR100401236B1 - Flash memory device - Google Patents
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Abstract
본 발명은 플래쉬 메모리 장치에 관한 것으로, CAM 셀을 센싱하기 위한 CAM 셀 센싱 장치를 포함하는 플래쉬 메모리 장치에 있어서, 리페어 어드레스 선택 신호 및 리페어 정보를 가진 CAM 버스 라인에 따라 다수의 CAM 셀 센스 증폭기를 선택적으로 구동시키는 CAM 디코더와, 리페어 여부를 확인하는 플래그에 대한 정보를 저장하는 CAM 셀을 센싱하는 하나의 플래그 CAM 셀 센스 증폭기와, 어드레스에 대한 리페어 정보를 저장하는 CAM 셀을 센싱하는 다수의 어드레스 CAM 셀 센스 증폭기와, 섹터의 입출력에 대한 리페어 정보를 저장하는 CAM 셀을 센싱하는 다수의 입출력 CAM 셀 센스 증폭기로 구성되며, 상기 플래그 CAM 셀 센스 증폭기 및 어드레스 CAM 셀 센스 증폭기는 전원 전압이 특정 레벨 이상이 되면 선택적으로 구동되어 상기 해당 CAM 셀을 센싱한 후 그 센싱 결과를 래치하고, 상기 입출력 CAM 셀 센스 증폭기는 상기 래치한 어드레스와 내부 어드레스가 일치하고 상기 플래그가 일치될 때의 정보를 이용하여 생성된 펄스를 이용하여 구동시켜 면적을 줄임과 동시에 리던던시 정보에 대한 신뢰성을 향상시킬 수 있는 플래쉬 메모리 장치가 제시된다.The present invention relates to a flash memory device comprising: a flash memory device including a CAM cell sensing device for sensing a CAM cell, the flash memory device comprising a plurality of CAM cell sense amplifiers in accordance with a CAM bus line having a repair address selection signal and repair information; A CAM decoder for selectively driving, a flag CAM cell sense amplifier for sensing a CAM cell storing information on a flag for checking whether to repair, and a plurality of addresses for sensing a CAM cell storing repair information for an address A CAM cell sense amplifier and a plurality of input and output CAM cell sense amplifiers for sensing CAM cells storing repair information on the input and output of the sector, wherein the flag CAM cell sense amplifier and the address CAM cell sense amplifier have a specific power supply voltage. If abnormal, it is selectively driven to sense the corresponding CAM cell and then sensing The result is latched, and the input / output CAM cell sense amplifier is driven by using a pulse generated by using the information when the latched address matches an internal address and the flag matches, thereby reducing an area and simultaneously providing redundancy information. A flash memory device capable of improving reliability is provided.
Description
본 발명은 플래쉬 메모리 장치에 관한 것으로, 특히 리페어 여부를 확인하는 플래그에 대한 정보를 저장하는 코드 저장 메모리(Code Address Memory : 이하 CAM이라 함) 셀과 어드레스에 대한 정보를 저장하는 CAM 셀은 전원 전압이 특정 레벨 이상이 되면 센싱한 후 래치하고, 그 래치한 어드레스와 동작시 내부 어드레스가 일치하고 플래그가 일치될 때의 정보를 이용하여 펄스를 생성하여 그때에 해당하는 섹터의 입출력에 대한 리페어 정보를 저장하는 CAM 셀을 센싱하도록 함으로써 면적을 줄임과 동시에 리던던시 정보에 대한 신뢰성의 문제를 해결할 수 있는 플래쉬 메모리 장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a flash memory device. In particular, a code storage memory (Code Address Memory: CAM) cell storing information on a flag for checking whether a repair is performed and a CAM cell storing information on an address include a power supply voltage. When it reaches this specific level or more, it senses and latches it, and generates pulses using information when the latched address matches the internal address during operation and the flag matches, and repairs the repair information on the input / output of the corresponding sector. The present invention relates to a flash memory device capable of reducing an area and solving a problem of reliability of redundancy information by sensing a stored CAM cell.
플래쉬 메모리 장치는 셀이 비휘발성 특성을 가지고 있으므로 퓨즈를 사용하지 않고 플래쉬 메모리 셀에 리페어 정보를 저장한 후 필요할 때 그 정보를 독출한다. 이렇게 플래쉬 메모리 셀에 저장된 정보를 독출하는 방법은 크게 두가지로 분류된다. 첫번째 방법은 플래쉬 메모리 장치에 전원을 공급할 때 전원 전압이 어느 특정 레벨 이상이 되면 한꺼번에 모든 리페어 정보를 센싱하여 래치한 후 독출하는 방법이다. 이 방법은 플래쉬 메모리 장치의 고집적화에 따라 리페어를 위한 면적이 많이 필요하게 되며, 전원 전압이 특정 레벨 이상되었을 때 리페어에 대한 정보를 한번에 모두 센싱하여야 하기 때문에 전원 전압이 원하는 레벨이 되기 위하여 많은시간이 필요하게 된다. 그리고, 불안정한 동작으로 잘못된 리페어 정보를 래치할 수 있다. 예를들어, 한 섹터(0.5M)에서 2개의 셀을 리페어하려면 다수의 CAM 그룹 하나는 적어도 256개의 CAM 센싱 장치로 구성되어야 한다. 그리고 하나의 CAM 센싱 장치에는 리페어 여부를 저장하는 플래그 정보를 센싱하는 1개의 센스 증폭기와 어드레스 정보를 센싱하기 위한 6개의 센스 증폭기, 그리고 어드레스 정보를 센싱하기 위한 6개의 센스 증폭기가 필요하며, 데이터 입출력 정보를 센싱하기 위해 X16일 경우 4개의 입출력 센스 증폭기가 필요하다. 따라서, 하나의 CAM 센싱 장치에는 리페어 정보를 센싱하기 위해 17개의 CAM 센스 증폭기가 있어야 한다. 따라서, 64M(4M×16)의 경우 4352개의 CAM 센스 증폭기가 필요하기 때문에 그 만큼의 면적이 필요하다. 또한, 4352개의 정보를 한번에 센싱해야 하기 때문에 플래쉬 메모리 장치에서는 전원 전압이 일정 레벨 이상이 되면, 플래쉬 메모리 장치내의 모든 정보를 초기화하는데 4352개의 리던던시용 CAM 센스 증폭기가 동작하기 때문에 불안정적으로 동작할 가능성이 아주 높다.Since the flash memory device has a nonvolatile characteristic, the flash memory device stores the repair information in the flash memory cell without using a fuse and reads the information when necessary. There are two main ways to read the information stored in the flash memory cell. The first method is to sense and latch and read all repair information at a time when the power supply voltage is above a certain level when supplying power to the flash memory device. This method requires a large area for repairs due to the high integration of flash memory devices, and when the power supply voltage is above a certain level, the information on the repair must be sensed all at once. It is necessary. Incorrect operation may latch wrong repair information. For example, to repair two cells in one sector (0.5M), one plural CAM group must consist of at least 256 CAM sensing devices. In addition, one CAM sensing device requires one sense amplifier for sensing flag information for storing a repair, six sense amplifiers for sensing address information, and six sense amplifiers for sensing address information. In order to sense information, four input and output sense amplifiers are needed for the X16. Therefore, one CAM sensing device should have 17 CAM sense amplifiers in order to sense repair information. Therefore, in the case of 64M (4M x 16), 4352 CAM sense amplifiers are required, so that area is required. In addition, since 4352 pieces of information need to be sensed at one time, when a power supply voltage exceeds a predetermined level, 4352 redundancy CAM sense amplifiers operate to initialize all the information in the flash memory device. This is very high.
두번째 방법은 면적을 줄이기 위하여 자주 사용되는 것으로, 섹터 어드레스가 천이하는 것을 검출하여 선택된 섹터에 대한 리페어 정보만을 센싱하는 구성이다. 여기에서는 독출 속도를 위하여 리던던시 정보의 센싱 시간이 독출 속도를 좌우할 수 있는 문제점과 면적은 적게 소요되지만 리던던시 센스 증폭기가 상기한 첫번째 방법보다 많이 존재하여야 함으로 독출시 전력 소모가 상대적으로 많다. 그런데, 가장 문제가 되는 것이 리던던시 정보를 섹터 어드레스가 변화할 때마다 CAM 센스 증폭기가 동작되어야 함으로 독출 스트레스에 의하여 리던던시 정보가 변화되는 신뢰성에 너무나도 취약한 특성을 가지고 있다.The second method is frequently used to reduce the area, and detects the shift of the sector address and senses only repair information for the selected sector. In this case, the sensing time of the redundancy information for the reading speed and the problem that the reading speed can be determined, but the area is small, but because the redundancy sense amplifier must exist more than the first method described above, the power consumption during the reading is relatively high. However, the most problematic problem is that the CAM sense amplifier must be operated whenever the sector information changes the redundancy information, and thus, the CAM sense amplifier has an extremely weak characteristic of reliability in which the redundancy information is changed by the read stress.
본 발명의 목적은 CAM 센싱 장치가 차지하는 면적을 줄일 수 있는 동시에 독출 스트레스를 줄여 리던던시 정보에 대한 신뢰성을 향상시킬 수 있는 플래쉬 메모리 장치를 제공하는데 있다.An object of the present invention is to provide a flash memory device that can reduce the area occupied by the CAM sensing device and at the same time reduce the read stress to improve the reliability of the redundancy information.
본 발명에서는 리페어 여부를 확인하는 플래그에 대한 정보와 어드레스에 대한 정보는 전원 전압이 특정 레벨 이상이 되면 센싱한 후 래치하고, 그 래치한 어드레스와 동작시 내부 어드레스가 일치하고, 플래그가 일치될 때의 정보를 이용하여 펄스를 생성하여 그때에 해당하는 섹터의 입출력에 대한 리페어 정보를 센싱하도록 한다.In the present invention, when the power supply voltage is above a certain level, the information on the flag and the address for checking the repair are sensed and latched. When the latched address and the internal address coincide with the operation, the flag is matched. By using the information of the pulse to generate a repair information for the input and output of the sector corresponding to that time.
도 1은 본 발명에 따른 플래쉬 메모리 장치의 CAM 센싱 장치의 구조를 개략적으로 나타낸 블럭도.1 is a block diagram schematically showing the structure of a CAM sensing device of a flash memory device according to the present invention;
도 2는 본 발명에 따른 플래그 CAM 셀 센스 증폭기 및 어드레스 CAM 셀 센스 증폭기의 회로도.2 is a circuit diagram of a flag CAM cell sense amplifier and an address CAM cell sense amplifier in accordance with the present invention.
도 3은 본 발명에 따른 플래그 CAM 셀 센스 증폭기 및 어드레스 CAM 셀 센스 증폭기를 구동시키기 위한 파형도.3 is a waveform diagram for driving a flag CAM cell sense amplifier and an address CAM cell sense amplifier in accordance with the present invention;
도 4는 본 발명에 따른 입출력 CAM 셀 센스 증폭기의 회로도.4 is a circuit diagram of an input / output CAM cell sense amplifier in accordance with the present invention.
도 5는 본 발명에 따른 입출력 CAM 셀 센스 증폭기를 구동시키기 위한 파형도.5 is a waveform diagram for driving an input / output CAM cell sense amplifier according to the present invention;
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
11 : CAM 디코더 12 : 플래그 CAM 셀 센스 증폭기11: CAM decoder 12: flag CAM cell sense amplifier
131 내지 13n : 어드레스 CAM 셀 센스 증폭기131 to 13n: address CAM cell sense amplifier
141 내지 14n : 입출력 CAM 셀 센스 증폭기141 to 14n: input and output CAM cell sense amplifier
본 발명에 따른 플래쉬 메모리 장치는 리페어 어드레스 선택 신호 및 리페어 정보를 가진 CAM 버스 라인에 따라 다수의 CAM 셀 센스 증폭기를 선택적으로 구동시키는 CAM 디코더와, 리페어 여부를 확인하는 플래그에 대한 정보를 저장하는 CAM 셀을 센싱하는 하나의 플래그 CAM 셀 센스 증폭기와, 어드레스에 대한 리페어 정보를 저장하는 CAM 셀을 센싱하는 다수의 어드레스 CAM 셀 센스 증폭기와, 섹터의 입출력에 대한 리페어 정보를 저장하는 CAM 셀을 센싱하는 다수의 입출력 CAM 셀 센스 증폭기로 구성되며, 상기 플래그 CAM 셀 센스 증폭기 및 어드레스 CAM 셀 센스 증폭기는 전원 전압이 특정 레벨 이상이 되면 선택적으로 구동되어 상기 해당 CAM 셀을 센싱한 후 그 센싱 결과를 래치하고, 상기 입출력 CAM 셀 센스 증폭기는 상기 래치한 어드레스와 내부 어드레스가 일치하고 상기 플래그가 일치될 때의 정보를 이용하여 생성된 펄스를 이용하여 구동되는 것을 특징으로 한다.The flash memory device according to the present invention includes a CAM decoder for selectively driving a plurality of CAM cell sense amplifiers according to a CAM bus line having a repair address selection signal and repair information, and a CAM storing information on a flag for confirming repair or not. One flag CAM cell sense amplifier for sensing a cell, a plurality of address CAM cell sense amplifiers for sensing a CAM cell storing repair information for an address, and a CAM cell for storing repair information for input / output of a sector Comprising a plurality of input and output CAM cell sense amplifiers, the flag CAM cell sense amplifier and the address CAM cell sense amplifier is selectively driven when the power supply voltage is above a certain level to sense the corresponding CAM cell and latch the sensing result. The input / output CAM cell sense amplifier may include the latched address and an internal address. And are driven using pulses generated using information when the flags match.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described in detail the present invention.
도 1은 본 발명에 따른 플래쉬 메모리 장치의 CAM 셀을 센싱하기 위한 CAM 센싱 장치의 구조를 개략적으로 나타낸 블럭도이다. 플래쉬 메모리 장치는 다수의 CAM 센싱 장치로 하나의 CAM 그룹을 구성한다. 그런데, 본 발명에 따른 플래쉬 메모리 장치의 CAM 센싱 장치는 리페어 어드레스 선택 신호(RYSEL) 및 리페어 정보를 가진 CAM 버스 라인(CBUS)에 따라 다수의 CAM 센스 증폭기를 선택적으로 구동시키는 CAM 디코더(11)와, 리페어 여부를 확인하는 플래그에 대한 정보를 저장하는 CAM 셀을 센싱하는 하나의 플래그 CAM 셀 센스 증폭기(12)와, 어드레스에 대한 리페어 정보를 저장하는 CAM 셀을 센싱하는 다수의 어드레스 CAM 셀 센스 증폭기(131 내지 13n)와, 섹터의 입출력에 대한 리페어 정보를 저장하는 CAM 셀을 센싱하는 다수의 입출력 CAM 셀 센스 증폭기(141 내지 14n)로 구성된다.1 is a block diagram schematically illustrating a structure of a CAM sensing device for sensing a CAM cell of a flash memory device according to the present invention. The flash memory device constitutes one CAM group with a plurality of CAM sensing devices. However, the CAM sensing device of the flash memory device according to the present invention comprises a CAM decoder 11 for selectively driving a plurality of CAM sense amplifiers according to a repair address selection signal RYSEL and a CAM bus line CBUS having repair information. A flag CAM cell sense amplifier 12 for sensing a CAM cell storing information on a flag for checking whether to repair a repair, and a plurality of address CAM cell sense amplifiers for sensing a CAM cell storing repair information for an address 13 to 13n, and a plurality of input and output CAM cell sense amplifiers 141 to 14n that sense CAM cells storing repair information on the input and output of the sector.
그런데, 본 발명에 따른 플래쉬 메모리 장치는 전원 전압이 특정 레벨 이상이 되면 플래그에 대한 정보를 센싱하는 플래그 CAM 셀 센스 증폭기(12)와 어드레스에 대한 정보를 센싱하는 다수의 어드레스 CAM 셀 센스 증폭기(131 내지 13n)를선택적으로 구동시켜 CAM 셀을 센싱한 후 그 센싱 결과를 래치한다. 그리고, 래치한 어드레스와 내부 어드레스가 일치하고, 플래그가 일치될 때의 정보를 이용하여 펄스를 생성하여 그에 해당하는 섹터의 입출력에 대한 리페어 정보를 센싱하는 입출력 CAM 셀 센스 증폭기(141 내지 14n)를 구동시킨다.However, in the flash memory device according to the present invention, the flag CAM cell sense amplifier 12 that senses information about a flag when the power supply voltage is above a certain level, and the plurality of address CAM cell sense amplifiers 131 that sense information about an address. 13n) to selectively drive to sense the CAM cell and then latch the sensing result. Then, the input / output CAM cell sense amplifiers 141 to 14n which generate pulses by using the information when the latched address matches the internal address and match the flag and sense repair information on the input / output of the corresponding sector. Drive it.
도 2는 본 발명에 따른 플래그 CAM 셀 센스 증폭기 및 어드레스 CAM 셀 센스 증폭기의 회로도로서, 그 구성을 설명하면 다음과 같다.2 is a circuit diagram of a flag CAM cell sense amplifier and an address CAM cell sense amplifier according to the present invention.
전원 단자(Vcc)와 센싱 노드(Q11) 사이에 파워업 리셋 바 신호(PURSTb)에 따라 구동되는 제 1 PMOS 트랜지스터(P11)가 접속된다. 센싱 노드(Q11)와 워드라인(WL)에 따라 구동되는 CAM 셀(M11)의 드레인 단자 사이에 CAM 셀 기준 전압(CVREF)에 따라 구동되는 제 1 NMOS 트랜지스터(N11)가 접속된다. 또한, 선택 신호(TCSEL)에 따라 어드레스 신호(ADDR)에 따른 전위를 CAM 셀(M11)의 드레인 단자에 공급하는 제 2 NMOS 트랜지스터(N12)가 접속된다. 센싱 노드(Q11)와 출력 단자(REDA) 사이에 제 1 및 제 2 인버터(I11 및 I12)로 구성된 래치 수단(21)이 접속된다.The first PMOS transistor P11 driven according to the power-up reset bar signal PURSTb is connected between the power supply terminal Vcc and the sensing node Q11. The first NMOS transistor N11 driven according to the CAM cell reference voltage CVREF is connected between the sensing node Q11 and the drain terminal of the CAM cell M11 driven along the word line WL. In addition, the second NMOS transistor N12 that supplies the potential according to the address signal ADDR to the drain terminal of the CAM cell M11 is connected in accordance with the selection signal TCSEL. A latch means 21 composed of first and second inverters I11 and I12 is connected between the sensing node Q11 and the output terminal REDA.
상기와 같이 구성되는 본 발명에 따른 플래그 CAM 셀 센스 증폭기 및 어드레스 CAM 셀 센스 증폭기는 도 3에 도시된 파형도에 따라 센싱 동작을 실시하게 되는데, 그 파형을 설명하면 다음과 같다.The flag CAM cell sense amplifier and the address CAM cell sense amplifier according to the present invention configured as described above perform a sensing operation according to the waveform diagram shown in FIG. 3.
전원 전압(Vcc)이 상승하여 소정 전압이 되면 파워업 리셋 신호(PURST)가 발생되어 칩을 리셋시킨다. 칩을 리셋시킨 후 전원 전압(Vcc)이 소정 전압 이상이 되면, 파워업 리셋 신호(PURST)는 로우 상태로 천이하게 된다. 이때 그 반전 신호인 파워업 리셋 바 신호(PURSTb)는 전원 전압(Vcc)이 상승함에 따라 그 전위가 상승하게 된다. 즉, 상승하는 전원 전압(Vcc)의 소정 전압 구간까지 파워업 리셋 바 신호(PURSTb)는 로우 상태를 유지하고, 전원 전압(Vcc)이 소정 전압 이상으로 상승하여 안정적인 전원 전압(Vcc)이 되면 그 상승률을 따라 파워업 리셋 바 신호(PURSTb)의 전위도 상승하게 된다. 이때, 파워업 리셋 바 신호(PURSTb)가 로우 상태에서 하이 상태로 천이하기 시작하여 안정적인 전위가 될 때까지의 소정 시간동안 CAM 셀 기준 전압(CVREF)은 약 1.0V에 NMOS 트랜지스터의 문턱 전압이 더해진 전위를 갖게 된다. 이 구간에서 CAM 셀의 센싱 동작이 실시하게 되는데, 이때의 센스 증폭기의 구동 방법을 설명하면 다음과 같다.When the power supply voltage Vcc rises to a predetermined voltage, a power-up reset signal PURST is generated to reset the chip. When the power supply voltage Vcc becomes higher than the predetermined voltage after the chip is reset, the power-up reset signal PURST transitions to the low state. At this time, the potential of the power-up reset bar signal PURSTb, which is the inverted signal, increases as the power supply voltage Vcc increases. That is, the power-up reset bar signal PURSTb remains low until a predetermined voltage section of the rising power supply voltage Vcc, and when the power supply voltage Vcc rises above the predetermined voltage to become a stable power supply voltage Vcc, The potential of the power-up reset bar signal PURSTb also increases along the rate of increase. At this time, the CAM cell reference voltage CVREF is approximately 1.0V plus the threshold voltage of the NMOS transistor for a predetermined time until the power-up reset bar signal PURSTb starts to transition from a low state to a high state and reaches a stable potential. It has a potential. In this period, the sensing operation of the CAM cell is performed. The driving method of the sense amplifier will be described below.
로우 상태로 인가되는 파워업 리셋 바 신호(PURSTb)에 의해 제 1 PMOS 트랜지스터(P11)가 턴온되어 전원 전압(Vcc)이 센싱 노드(Q11)로 공급되고, 하이 상태로 인가되는 CAM 셀 기준 전압(CAREF)에 의해 제 1 NMOS 트랜지스터(N11)가 턴온된다. 또한, CAM 셀 선택 신호(TCSEL)가 하이 상태로 인가되어 해당 CAM 셀의 어드레스 신호(ADDR)가 인가된다. 이에 의해 선택된 CAM 셀(M11)의 상태에 따라 센싱 노드(Q11)의 전위가 결정된다. 즉, CAM 셀(M11)이 프로그램 상태이면 센싱 노드(Q11)는 하이 상태의 전위를 유지하고, 소거 상태이면 센싱 노드(Q11)는 로우 상태의 전위를 유지한다. 센싱 노드(Q11)의 전위는 제 1 및 제 2 인버터(I11 및 I12)로 이루어진 래치 수단(21)에 래치된 후 출력 단자(REDA)로 출력된다.The first PMOS transistor P11 is turned on by the power-up reset bar signal PURSTb applied to the low state, the power supply voltage Vcc is supplied to the sensing node Q11, and the CAM cell reference voltage applied to the high state ( The first NMOS transistor N11 is turned on by CAREF. In addition, the CAM cell selection signal TCSEL is applied in a high state so that the address signal ADDR of the corresponding CAM cell is applied. As a result, the potential of the sensing node Q11 is determined according to the state of the selected CAM cell M11. That is, when the CAM cell M11 is in a program state, the sensing node Q11 maintains a high potential, and in the erase state, the sensing node Q11 maintains a low potential. The potential of the sensing node Q11 is latched by the latch means 21 composed of the first and second inverters I11 and I12 and then output to the output terminal REDA.
도 4는 본 발명에 따른 플래쉬 메모리 장치의 입출력 CAM 셀 센스 증폭기의 회로도로서, 그 구성을 설명하면 다음과 같다.4 is a circuit diagram of an input / output CAM cell sense amplifier of a flash memory device according to the present invention.
전원 단자(Vcc)와 센싱 노드(Q21) 사이에 접지 전위에 따라 항상 턴온 상태를 유지하는 제 1 PMOS 트랜지스터(P21)가 접속된다. 센싱 노드인 제 1 노드(Q21)와 제 2 노드(Q22) 사이에 CAM 셀 기준 전압(CVREF)에 따라 구동되는 제 1 NMOS 트랜지스터(N21)가 접속된다. 또한, 선택 신호(TCSEL)에 따라 어드레스 신호(ADDR)에 따른 전위를 제 2 노드(Q22)에 공급하는 제 2 NMOS 트랜지스터(N22)가 접속된다. 제 1 노드(Q21)와 출력 단자(REDA) 사이에 펄스(PULSE)에 따라 구동되는 제 3 NMOS 트랜지스터(N23) 및 제 1 인버터(I21)가 접속된다. 다수의 CAM 셀(M21 내지 M2n)은 각각 병렬 접속되어 소오스 단자가 공통으로 접속되는데, 제 2 노드(Q22)와 다수의 CAM 셀(M21 내지 M2n)의 공통 소오스 단자 사이에 디코더 신호(DEC)에 따라 구동되는 다수의 NMOS 트랜지스터(N31 내지 N3n)가 병렬 접속된다.The first PMOS transistor P21 is always connected between the power supply terminal Vcc and the sensing node Q21 according to the ground potential. A first NMOS transistor N21 driven according to the CAM cell reference voltage CVREF is connected between the first node Q21 and the second node Q22 which are sensing nodes. In addition, the second NMOS transistor N22 is connected to supply the potential according to the address signal ADDR to the second node Q22 in accordance with the selection signal TCSEL. A third NMOS transistor N23 and a first inverter I21 driven according to the pulse PULSE are connected between the first node Q21 and the output terminal REDA. The plurality of CAM cells M21 to M2n are connected in parallel to each other, and source terminals are commonly connected to each other. The decoder signal DEC is connected between the second node Q22 and the common source terminals of the plurality of CAM cells M21 to M2n. A plurality of NMOS transistors N31 to N3n driven together are connected in parallel.
상기와 같이 구성되는 본 발명에 따른 입출력 CAM 셀 센스 증폭기는 도 5에 도시된 파형도에 따라 센싱 동작을 실시하게 되는데, 섹터 어드레스(SEC ADDR)가 천이한 후 소정 폭을 갖는 펄스(PULSE)가 발생되고, 이와 동시에 약 1.0V에 NMOS 트랜지스터의 문턱 전압의 전위를 갖는 CAM 셀 기준 전압(CVREF)이 발생된다. 이와 같은 파형에 따른 도 4의 입출력 CAM 셀 센싱 회로의 구동 방법을 설명하면 다음과 같다.The input / output CAM cell sense amplifier according to the present invention configured as described above performs a sensing operation according to the waveform diagram shown in FIG. 5, wherein a pulse having a predetermined width after the sector address SEC ADDR transitions At the same time, a CAM cell reference voltage CVREF having a potential of the threshold voltage of the NMOS transistor is generated at about 1.0V. A driving method of the input / output CAM cell sensing circuit of FIG. 4 according to such a waveform will be described below.
접지 전압(Vss)에 따라 턴온 상태를 유지하는 제 1 PMOS 트랜지스터(P21)를통해 전원 전압(Vcc)이 제 1 노드(Q21)로 공급된다. 섹터 어드레스가 천이된 후 발생된 펄스(PULSE) 및 CAM 셀 기준 전압(CVREF)에 의해 제 3 NMOS 트랜지스터(N23) 및 제 1 NMOS 트랜지스터(N21)가 턴온된다. 그리고, 선택 신호(TCSEL)에 따라 제 2 NMOS 트랜지스터(N22)가 턴온되어 어드레스 신호(ADDR)에 따른 전위가 제 2 노드(Q22)로 공급된다. 한편, 디코더 신호(DEC)에 의해 다수의 NMOS 트랜지스터(N31 내지 N3n)가 선택적으로 구동되면 그에 따른 다수의 CAM 셀(M21 내지 M2n)중 하나가 선택된다. 이에 의해 CAM 셀(M21 내지 M2n)이 선택되면, 선택된 CAM 셀의 상태에 따라 제 1 노드(Q21)의 전위가 결정된다. 즉, 선택된 CAM 셀(M21 내지 M2n)이 프로그램 상태이면 제 1 노드(Q21)는 하이 상태를 유지하고, 선택된 CAM 셀(M21 내지 M2n)이 소거 상태이면 제 1 노드(Q21)는 로우 상태를 유지한다. 제 1 노드(Q21)의 전위는 제 3 NMOS 트랜지스터(N23)를 통해 제 1 인버터(I21)에 의해 반전되어 출력 단자(REDA)로 출력된다.The power supply voltage Vcc is supplied to the first node Q21 through the first PMOS transistor P21 maintaining the turn-on state according to the ground voltage Vss. The third NMOS transistor N23 and the first NMOS transistor N21 are turned on by the pulse PULSE and the CAM cell reference voltage CVREF generated after the sector address transitions. In response to the selection signal TCSEL, the second NMOS transistor N22 is turned on, and a potential corresponding to the address signal ADDR is supplied to the second node Q22. Meanwhile, when the plurality of NMOS transistors N31 to N3n are selectively driven by the decoder signal DEC, one of the plurality of CAM cells M21 to M2n is selected accordingly. As a result, when the CAM cells M21 to M2n are selected, the potential of the first node Q21 is determined according to the state of the selected CAM cell. That is, if the selected CAM cells M21 to M2n are in a program state, the first node Q21 remains high. If the selected CAM cells M21 to M2n are in an erased state, the first node Q21 remains low. do. The potential of the first node Q21 is inverted by the first inverter I21 through the third NMOS transistor N23 and output to the output terminal REDA.
상술한 바와 같이 본 발명에 의하면 리던던시를 위한 CAM 센싱 장치의 면적을 줄일 수 있음과 동시에 전원 전압이 특정 레벨 이상이 될 때 안정적인 초기화 동작이 가능하며, 리던던시 정보를 저장하는 CAM 셀의 신뢰성을 확보할 수 있고, 독출시의 전력 소모를 줄일 수 있다.As described above, according to the present invention, the area of the CAM sensing device for redundancy can be reduced and stable initialization can be performed when the power supply voltage becomes higher than a certain level, and the reliability of the CAM cell storing redundancy information can be secured. It is possible to reduce the power consumption at the time of reading.
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Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0076186A KR100401236B1 (en) | 2001-12-04 | 2001-12-04 | Flash memory device |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0076186A KR100401236B1 (en) | 2001-12-04 | 2001-12-04 | Flash memory device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20030045462A KR20030045462A (en) | 2003-06-11 |
| KR100401236B1 true KR100401236B1 (en) | 2003-10-17 |
Family
ID=29572890
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2001-0076186A KR100401236B1 (en) | 2001-12-04 | 2001-12-04 | Flash memory device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100401236B1 (en) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR930001242A (en) * | 1991-06-27 | 1993-01-16 | 세끼모또 다다히로 | Semiconductor memory device |
| KR20020055255A (en) * | 2000-12-28 | 2002-07-08 | 박종섭 | Sensing circuit for code addressable memory cell |
| KR20030000912A (en) * | 2001-06-27 | 2003-01-06 | 주식회사 하이닉스반도체 | Sensing circuit for code address memory cell |
-
2001
- 2001-12-04 KR KR10-2001-0076186A patent/KR100401236B1/en not_active IP Right Cessation
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|---|---|
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