KR100400319B1 - Manufacturing method for contact of semiconductor device - Google Patents
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Abstract
본 발명은 반도체 소자의 콘택 제조방법에 관한 것으로, 보더리스 콘택 (borderless contact) 형성공정 시 NMOS 트랜지스터의 활성영역 상에 형성된 CoSi2층에서 이상산화현상이 발생하는 것을 억제함으로써 보더리스 콘택홀의 오픈 페일(open fail) 또는 과도식각공정에 의해 콘택영역이 손상되는 것을 방지하여 콘택 특성을 향상시키고 그에 따른 소자의 공정 수율 및 신뢰성을 향상시키는 기술이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a contact of a semiconductor device, wherein an abnormal oxidation phenomenon is prevented from occurring in a CoSi 2 layer formed on an active region of an NMOS transistor during a borderless contact formation process. It is a technique for preventing contact areas from being damaged by an open fail or an over-etching process to improve contact characteristics, thereby improving process yield and reliability of the device.
Description
본 발명은 반도체 소자의 콘택 제조방법에 관한 것으로, 보다 상세하게 NMOS 트랜지스터의 콘택영역인 CoSi2막 상에서 이상산화현상이 발생되는 것을 억제하는 보더리스 콘택을 형성하는 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a contact of a semiconductor device, and more particularly, to a method for forming a borderless contact that suppresses occurrence of abnormal oxidation on a CoSi 2 film, which is a contact region of an NMOS transistor.
일반적인 콘택홀 형성 시, 활성영역 상에 형성되는 콘택홀의 크기가 게이트전극과 소자분리절연막 사이의 활성영역 상에 충분히 위치할 수 있는 공간에 적합하다면 소자분리절연막의 손실을 고려할 필요가 없다. 따라서, 콘택홀은 소자분리절연막과 중첩되는 부위 없이 활성영역 상에만 형성되게 된다.In forming a general contact hole, it is not necessary to consider the loss of the device isolation insulating film if the size of the contact hole formed on the active region is suitable for a space that can be sufficiently located on the active region between the gate electrode and the device isolation insulating film. Therefore, the contact hole is formed only on the active region without overlapping the device isolation insulating layer.
실제로, 활성영역이 반도체기판 상의 접합영역이거나 Co, Ti 등의 살리사이드(Self-ALIgned siliCIDE : SALICIDE)인 경우에도 활성영역과 소자분리절연막의 경계부가 콘택홀 형성을 위한 식각공정 시 식각되지 않으므로 소자분리절연막의 손실이 없으며, 활성영역과 소자분리영역의 경계 부위에서도 누설전류가 발생하지 않게 된다.In fact, even when the active region is a junction region on a semiconductor substrate or a salicide (Self-ALIgned siliCIDE: SALICIDE) such as Co and Ti, the boundary between the active region and the isolation layer is not etched during the etching process for forming the contact hole. There is no loss of the isolation insulating film, and no leakage current occurs at the boundary between the active region and the device isolation region.
그러나, 반도체기판 상의 활성영역과 소자분리영역에 걸쳐서 형성되는 보더리스 콘택 형성 공정 시 콘택홀의 크기와 비교하여 소자분리영역과 게이트전극 사이의 활성영역의 크기가 상대적으로 작은 경우와 콘택홀이 소자분리절연막과 활성영역에 걸쳐서 형성되는 경우에는 층간절연막 식각 시 중첩되는 소자분리절연막의 손실이 과도식각공정에 의해 발생된다.However, the size of the active region between the device isolation region and the gate electrode is relatively small compared to the size of the contact hole in the borderless contact formation process formed over the active region and the device isolation region on the semiconductor substrate, and the contact hole is separated from the element. When formed over the insulating film and the active region, the loss of the device isolation insulating film overlapped during the interlayer insulating film etching is caused by the transient etching process.
이러한 경우, 셀의 격리 문제뿐만 아니라, 과도식각된 부위에서 노출된 기판의 실리콘이 플러즈마에 의해 손상되어 누설전류가 발생하게 된다.In this case, as well as the isolation problem of the cell, the silicon of the substrate exposed at the over-etched portion is damaged by the plasma to generate a leakage current.
따라서, 소자분리절연막을 보호할 수 있는 질화막을 게이트전극 형성 후 또는 활성영역 상에 살리사이드를 형성한 후 소자분리절연막 상에 증착한다.Therefore, a nitride film that can protect the device isolation insulating film is deposited on the device isolation insulating film after the gate electrode is formed or after the salicide is formed on the active region.
일반적인 콘택 형성 시 콘택홀 식각 후 별도의 식각방지층이 없으므로 별 문제가 없지만, 보더리스 콘택 형성 시 층간절연막을 식각한 후 별도의 질화막 식각공정이 요구된다. 이때, 상기 질화막에 대해 실리콘 및 살리사이드와의 높은 식각선택비가 요구된다.Since there is no separate etching prevention layer after contact hole etching during general contact formation, there is no problem. However, when forming a borderless contact, a separate nitride layer etching process is required after etching the interlayer insulating layer. In this case, a high etching selectivity with silicon and salicide is required for the nitride film.
이하, 첨부된 도면을 참고로 하여 종래기술에 따른 반도체소자의 제조방법을 설명한다.Hereinafter, a method of manufacturing a semiconductor device according to the prior art will be described with reference to the accompanying drawings.
도 1a 내지 도 1i 는 종래기술에 따른 반도체소자의 제조방법을 도시한 공정 단면도이다.1A to 1I are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the prior art.
먼저, PMOS영역과 NMOS영역으로 이루어지는 반도체기판(10)에서 소자분리영역으로 예정되는 부분에 트렌치를 이용한 소자분리절연막(11)을 형성한다.First, a device isolation insulating film 11 using a trench is formed in a portion of the semiconductor substrate 10 including a PMOS region and an NMOS region, which is intended to be an element isolation region.
다음, 전체표면 상부에 게이트절연막과 게이트전극용 도전층을 형성한다.Next, a gate insulating film and a conductive layer for the gate electrode are formed over the entire surface.
그 다음, 게이트전극 마스크를 이용한 사진식각공정으로 상기 게이트전극용 도전층과 게이트절연막을 식각하여 상기 PMOS영역과 NMOS영역에 게이트전극(13)과 게이트절연막패턴(12)의 적층구조를 형성한다.Next, the gate electrode conductive layer and the gate insulating layer are etched by a photolithography process using a gate electrode mask to form a stacked structure of the gate electrode 13 and the gate insulating layer pattern 12 in the PMOS region and the NMOS region.
다음, 상기 적층구조의 양측 반도체기판(10)에 저농도의 불순물을 이온주입하여 LDD영역(14)을 형성한다.Next, the LDD region 14 is formed by ion implanting impurities of low concentration into both semiconductor substrates 10 of the stacked structure.
그 다음, 전체표면 상부에 제1HLD(high temperature low deposition)막과 절연막을 순차적으로 형성한다. 이때, 상기 절연막은 질화막으로 형성되고, 상기 제1HLD막은 상기 질화막과 게이트전극(13) 간의 스트레스를 완화시키는 버퍼로 사용된다.Next, a first high temperature low deposition (HLD) film and an insulating film are sequentially formed on the entire surface. In this case, the insulating film is formed of a nitride film, and the first HLD film is used as a buffer to relieve stress between the nitride film and the gate electrode 13.
다음, 상기 절연막과 제1HLD막을 전면식각하여 상기 적층구조의 측벽에 절연막 스페이서(16)와 제1HLD막 패턴(15)을 형성한다. (도 1a 참조)Next, the insulating film and the first HLD film are etched entirely to form an insulating film spacer 16 and a first HLD film pattern 15 on sidewalls of the stacked structure. (See Figure 1A)
그 다음, 전체표면 상부에 상기 PMOS영역을 노출시키는 제1감광막패턴(17)을 형성한다.Next, a first photoresist pattern 17 exposing the PMOS region is formed over the entire surface.
다음, 상기 제1감광막패턴(17)을 이온주입마스크로 이용하여 상기 PMOS영역에 고농도의 p+ 이온을 이온주입하여 p+ 소오스/드레인영역(18)을 형성한다. (도 1b 참조)Next, a high concentration of p + ions are implanted into the PMOS region using the first photoresist pattern 17 as an ion implantation mask to form a p + source / drain region 18. (See FIG. 1B)
그 다음, 상기 제1감광막패턴(17)을 제거한다.Next, the first photoresist pattern 17 is removed.
다음, 전체표면 상부에 상기 NMOS영역을 노출시키는 제2감광막패턴(19)을 형성한다.Next, a second photoresist pattern 19 exposing the NMOS region is formed over the entire surface.
그 다음, 상기 제2감광막패턴(19)을 이온주입마스크로 이용하여 상기 NMOS영역에 고농도의 n+이온을 이온주입하여 n+ 소오스/드레인영역(20)을 형성한다. 이때, 상기 이온주입공정은 40 ∼ 50keV의 이온주입에너지로 1E15 ∼ 1E16/㎠의 도즈량의 As 이온을 주입하여 실시된 것이다. (도 1c 참조)Next, using the second photoresist layer pattern 19 as an ion implantation mask, a high concentration of n + ions are ion implanted into the NMOS region to form an n + source / drain region 20. At this time, the ion implantation step is carried out by implanting the As ion of the dose amount of 1E15 ~ 1E16 / ㎠ with ion implantation energy of 40 ~ 50keV. (See Figure 1C)
다음, 상기 제2감광막패턴(19)을 제거한다.Next, the second photoresist pattern 19 is removed.
그 다음, 전체표면 상부에 소정 두께의 Co/Ti막(21)을 형성한다. (도 1d 참조)Next, a Co / Ti film 21 having a predetermined thickness is formed over the entire surface. (See FIG. 1D)
다음, 상기 구조를 제1급속열처리(rapid thermal process)하여 상기 Co/Ti막(21)의 Co와 게이트전극(13) 및 반도체기판(10)의 활성영역을 반응시켜 CoSi막을 형성시킨다. 이때, 상기 제1급속열처리공정은 500 ∼ 600℃의 N2분위기에서 40 ∼ 80초간 실시된다.Next, the structure is subjected to a first rapid thermal process to form CoSi film by reacting Co of the Co / Ti film 21 with active regions of the gate electrode 13 and the semiconductor substrate 10. At this time, the first rapid heat treatment step is performed for 40 to 80 seconds in an N 2 atmosphere of 500 to 600 ℃.
그 다음, 상기 제1급속열처리공정으로 반응되지 않은 Co와 Ti를 습식식각공정에 의해 제거한다.Then, Co and Ti which are not reacted in the first rapid heat treatment process are removed by a wet etching process.
그 후, 제2급속열처리공정을 실시하여 상기 CoSi막을 CoSi2막(22)으로 형성한다. 이때, 상기 제2급속열처리공정은 700 ∼ 750℃의 N2분위기에서 20 ∼ 40초간 실시된다. (도 1e 참조)Thereafter, a second rapid heat treatment process is performed to form the CoSi film as a CoSi 2 film 22. At this time, the second rapid heat treatment step is carried out for 20 to 40 seconds in an N 2 atmosphere of 700 to 750 ℃. (See Figure 1E)
다음, 전체표면 상부에 식각방지막으로 사용되는 제2HLD막(23)과 질화막(24)을 순차적으로 형성한다. 상기 제2HLD막(43)과 질화막(44)은 500 ∼ 700℃의 온도에서 LPCVD(low pressure chemical vapor deposition)방법으로 형성된 것이다. 이때, 상기 제2HLD막(23)은 상기 질화막(24)과 반도체기판(10) 간의 스트레스를 감소시키기 위한 버퍼로 사용된다. (도 1f 참조)Next, the second HLD film 23 and the nitride film 24 used as an etch stop film are sequentially formed on the entire surface. The second HLD film 43 and the nitride film 44 are formed by low pressure chemical vapor deposition (LPCVD) at a temperature of 500 to 700 ° C. In this case, the second HLD film 23 is used as a buffer to reduce stress between the nitride film 24 and the semiconductor substrate 10. (See Figure 1f)
그 다음, 상기 질화막(24) 상부에 층간절연막(25)을 형성한다. 이때, 상기 층간절연막(25)은 상기 질화막(24)에 대하여 식각선택비 차이를 갖는 박막으로 형성된다. (도 1g 참조)Next, an interlayer insulating film 25 is formed on the nitride film 24. In this case, the interlayer insulating layer 25 is formed of a thin film having an etch selectivity difference with respect to the nitride layer 24. (See Figure 1g)
다음, 상기 층간절연막(25)을 전면식각공정 또는 화학적 기계적 연마(chemical mechanical polishing, 이하 CMP 라 함)공정으로 평탄화시킨다.Next, the interlayer insulating layer 25 is planarized by a full surface etching process or a chemical mechanical polishing (CMP) process.
그 다음, 상기 평탄화된 층간절연막(25) 상부에 보더리스 콘택으로 예정되는 부분을 노출시키는 제3감광막패턴(26)을 형성한다. (도 1h 참조)Next, a third photoresist layer pattern 26 is formed on the planarized interlayer insulating layer 25 to expose a portion intended to be a borderless contact. (See Figure 1H)
다음, 상기 제3감광막패턴(26)을 식각마스크로 이용한 식각공정으로 상기 층간절연막(25), 질화막(24) 및 제2HLD막(23)을 제거하여 콘택홀(도시안됨)을 형성한다. 이때, 상기 NMOS영역 상의 질화막(24) 및 제2HLD막(23)이 완전히 식각되지 않아 콘택홀이 오픈되지 않는다.Next, a contact hole (not shown) is formed by removing the interlayer insulating layer 25, the nitride layer 24, and the second HLD layer 23 by an etching process using the third photoresist layer pattern 26 as an etching mask. At this time, since the nitride film 24 and the second HLD film 23 on the NMOS region are not completely etched, the contact hole is not opened.
그 다음, 상기 제3감광막패턴(26)을 제거한다.Next, the third photoresist pattern 26 is removed.
다음, 전체표면 상부에 도전층을 형성하고 전면식각 또는 CMP 공정으로 상기 도전층을 평탄화시켜 상기 콘택홀을 매립시키는 보더리스 콘택플러그(27)를 형성한다. (도 1i 참조)Next, a conductive layer is formed on the entire surface, and the borderless contact plug 27 is formed by filling the contact hole by planarization of the conductive layer by an entire surface etching or CMP process. (See Figure 1i)
도 2 는 As 도즈(dose)에 따른 이상산화(anomalous oxidation) 현상을 도시하는 그래프로서, NMOS영역에 n+ 소오스/드레인영역(20)을 형성하기 위한 이온주입공정 시 As 이온의 도즈가 증가할수록 이상산화현상이 증가하는 것을 나타낸다.FIG. 2 is a graph illustrating anomalous oxidation phenomenon according to As dose. As the dose of As ion increases during the ion implantation process for forming the n + source / drain region 20 in the NMOS region, FIG. The oxidation phenomenon is increased.
이는 As 이온이 CoSi2막 아래의 반도체기판에 도핑되어 있는 경우 실리콘과 안정한 상태를 유지하지 못하기 때문에 어느 정도 열을 받게 되면 As 이온과 실리콘의 불안정이 발생하여 CoSi2막을 통해 As 이온이 표면으로 이동한다.This is because when As ions are doped to the semiconductor substrate under the CoSi 2 film, they do not maintain a stable state with silicon. When heat is received, As ions and silicon become unstable, and As ions are transferred to the surface through the CoSi 2 film. Move.
이때, 가해지는 열이 적어 CoSi2막이 분해(decompose)되지 않아도 적정 온도가 되는 경우에는 CoSi2막 내의 결함(defect)이나 As 이온의 외확산(out diffusion)에 의해 CoSi2막 아래에 분포하고 있는 As 이온과 실리콘의 요동으로 CoSi2막 내의 틈(interstitial)이나 그레인 바운더리(grain boundary)를 통하여 외확산이 시작되고, CoSi2막 표면으로 외확산된 실리콘은 공기 중의 산소와 만나 산화막을 형성하는 이상산화현상이 발생된다.At this time, write the applied heat CoSi 2 film is decomposed (decompose) is not necessary that when the proper temperature is because of the defect (defect) or As ions outside of the diffuser (out diffusion) in the CoSi 2 film distribution under CoSi 2 film gaps in the as ions and CoSi 2 by the swing of the silicon film (interstitial) or the grain boundary (grain boundary) the outer diffusion began through, CoSi diffused silicon outside the second film surface is more than that forms the oxygen and to meet the oxide film in the air Oxidation phenomenon occurs.
상기와 같이 종래기술에 따른 반도체소자의 콘택 형성방법은, 이상산화현상에 의해 보더리스 콘택을 형성하기 위한 콘택홀 형성 시 도 3 에 도시된 바와 같이 NMOS영역 상의 콘택홀이 완전히 뚫리지 않는 오픈 페일(open fail)이 발생하는 문제점이 있다.As described above, a contact forming method of a semiconductor device according to the related art includes an open failing contact hole on an NMOS region, as shown in FIG. 3, when forming a contact hole for forming a borderless contact by an ideal oxidation phenomenon. open fail) occurs.
본 발명은 상기한 문제점을 해결하기 위한 것으로 보더리스 콘택 형성공정에서 NMOS 트랜지스터의 소오스/드레인영역을 형성하기 위한 이온주입공정 시 As 도즈를 감소시키거나 살리사이드막 형성 후 저온공정으로 식각방지막을 형성함으로써상기 NMOS영역의 콘택영역 상에서 이상산화현상이 발생하는 것을 방지하여 소자의 동작 특성 및 신뢰성을 향상시키는 반도체 소자의 콘택 제조방법을 제공하는데 그 목적이 있다.The present invention has been made to solve the above-mentioned problems. In an ion implantation process for forming a source / drain region of an NMOS transistor in a borderless contact forming process, an As dose is reduced or an etch stop layer is formed by a low temperature process after forming a salicide layer. Accordingly, an object of the present invention is to provide a method for manufacturing a contact of a semiconductor device in which abnormal oxidation phenomenon is prevented from occurring in the contact area of the NMOS region, thereby improving operation characteristics and reliability of the device.
도 1a 내지 도 1i 는 종래기술에 따른 반도체소자의 콘택 제조방법을 도시하는 공정 단면도.1A to 1I are process cross-sectional views showing a method for manufacturing a contact of a semiconductor device according to the prior art;
도 2 는 As 도즈(dose)에 따른 이상산화(anomalous oxidation) 현상을 도시하는 그래프.FIG. 2 is a graph showing an abnormal oxidation phenomenon according to As dose. FIG.
도 3 은 종래기술에 의해 형성된 반도체소자의 문제점을 나타내는 사진.3 is a photograph showing a problem of a semiconductor device formed by the prior art.
도 4a 내지 도 4i 는 본 발명에 따른 반도체소자의 콘택 제조방법을 도시하는 공정 단면도.4A to 4I are process cross-sectional views illustrating a method for manufacturing a contact of a semiconductor device according to the present invention.
도 5 는 로딩 온도에 따른 산소이온의 프로파일(profile)을 도시하는 그래프.FIG. 5 is a graph showing the profile of oxygen ions with loading temperature. FIG.
도 6 는 CoSi2막 표면에서 이상산화현상이 억제된 것을 나타내는 사진.6 is a photograph showing that abnormal oxidation is suppressed on the surface of a CoSi 2 film.
< 도면의 주요부분에 대한 부호의 설명 ><Description of Symbols for Major Parts of Drawings>
10, 30 : 반도체 기판 11, 31 : 소자분리절연막10, 30: semiconductor substrate 11, 31: device isolation insulating film
12, 32 : 게이트절연막 패턴 13, 33 : 게이트전극12, 32: gate insulating film pattern 13, 33: gate electrode
14, 34 : LDD영역 15, 35 : 제1HLD막패턴14, 34: LDD region 15, 35: first HLD film pattern
16, 36 : 절연막 스페이서 17, 37 : 제1감광막패턴16, 36: insulating film spacer 17, 37: first photosensitive film pattern
18, 38 : p+ 소오스/드레인영역 19, 39 : 제2감광막패턴18, 38: p + source / drain regions 19, 39: second photoresist pattern
20, 40 : n+ 소오스/드레인영역 21, 41 : Co/Ti막20, 40: n + source / drain regions 21, 41: Co / Ti film
22, 42 : CoSi2막 23, 43 : 제2HLD막22, 42 CoSi 2 film 23, 43 Second HLD film
24, 44 : 질화막 25, 45 : 층간절연막24, 44: nitride film 25, 45: interlayer insulating film
26, 46 : 제3감광막패턴 27, 47 : 보더리스 콘택플러그26, 46: third photoresist pattern 27, 47: borderless contact plug
상기 목적을 달성하기 위해 본 발명에 따른 반도체 소자의 콘택 제조방법은,In order to achieve the above object, a contact manufacturing method of a semiconductor device according to the present invention,
PMOS영역 및 NMOS영역으로 구성되는 반도체기판의 소자분리영역에 트랜치를 이용하여 소자분리절연막을 형성하는 공정과,Forming a device isolation insulating film using a trench in the device isolation region of the semiconductor substrate including the PMOS region and the NMOS region;
상기 반도체기판 상부에 게이트절연막패턴 및 게이트전극의 적층구조를 형성하는 공정과,Forming a stacked structure of a gate insulating film pattern and a gate electrode on the semiconductor substrate;
상기 게이트전극의 양측 반도체기판에 LDD영역을 형성하는 공정과,Forming LDD regions on both semiconductor substrates of the gate electrode;
상기 적층구조의 측벽에 절연막 스페이서를 형성하는 공정과,Forming an insulating film spacer on sidewalls of the laminated structure;
상기 절연막 스페이서의 양측 반도체기판에 고농도의 불순물을 이온주입하여 소오스/드레인영역을 형성하되, 상기 NMOS영역에는 낮은 도즈의 As를 이온주입하여 소오스/드레인영역을 형성하는 공정과,Forming a source / drain region by implanting a high concentration of impurities into both semiconductor substrates of the insulating film spacer, and implanting a low dose of As into the NMOS region;
상기 게이트전극 및 소오스/드레인영역 상부에 CoSi2막을 형성하는 공정과,Forming a CoSi 2 film on the gate electrode and the source / drain regions;
전체표면 상부에 버퍼층과 질화막을 순차적으로 형성하는 공정과,Sequentially forming a buffer layer and a nitride film on the entire surface;
상기 질화막 상부에 평탄화된 층간절연막을 형성하는 공정과,Forming a planarized interlayer insulating film on the nitride film;
보더리스 콘택 마스크를 이용한 사진식각공정으로 상기 층간절연막, 질화막 및 버퍼층을 식각하여 보더리스 콘택홀을 형성하는 공정과,Forming a borderless contact hole by etching the interlayer insulating film, the nitride film and the buffer layer by a photolithography process using a borderless contact mask;
상기 보더리스 콘택홀을 매립하는 보더리스 콘택플러그를 형성하는 공정을 포함하는 것을 제1특징으로 한다.It is a 1st characteristic that the process includes forming the borderless contact plug which fills in said borderless contact hole.
상기 목적을 달성하기 위해 본 발명에 따른 반도체 소자의 콘택 제조방법은,In order to achieve the above object, a contact manufacturing method of a semiconductor device according to the present invention,
PMOS영역 및 NMOS영역으로 구성되는 반도체기판의 소자분리영역에 트랜치를 이용하여 소자분리절연막을 형성하는 공정과,Forming a device isolation insulating film using a trench in the device isolation region of the semiconductor substrate including the PMOS region and the NMOS region;
상기 반도체기판 상부에 게이트절연막패턴 및 게이트전극의 적층구조를 형성하는 공정과,Forming a stacked structure of a gate insulating film pattern and a gate electrode on the semiconductor substrate;
상기 게이트전극의 양측 반도체기판에 LDD영역을 형성하는 공정과,Forming LDD regions on both semiconductor substrates of the gate electrode;
상기 적층구조의 측벽에 절연막 스페이서를 형성하는 공정과,Forming an insulating film spacer on sidewalls of the laminated structure;
상기 절연막 스페이서의 양측 반도체기판에 고농도의 불순물을 이온주입하여 소오스/드레인영역을 형성하는 공정과,Forming a source / drain region by ion implanting a high concentration of impurities into both semiconductor substrates of the insulating film spacer;
상기 게이트전극 및 소오스/드레인영역 상부에 CoSi2막을 형성하는 공정과,Forming a CoSi 2 film on the gate electrode and the source / drain regions;
전체표면 상부에 O2가 배재된 로드 락 장비 내에서 저온공정으로 버퍼층과 질화막을 순차적으로 형성하는 공정과,Forming a buffer layer and a nitride film sequentially by a low temperature process in a load lock apparatus in which O 2 is disposed on the entire surface;
상기 질화막 상부에 평탄화된 층간절연막을 형성하는 공정과,Forming a planarized interlayer insulating film on the nitride film;
보더리스 콘택 마스크를 이용한 사진식각공정으로 상기 층간절연막, 질화막 및 버퍼층을 식각하여 보더리스 콘택홀을 형성하는 공정과,Forming a borderless contact hole by etching the interlayer insulating film, the nitride film and the buffer layer by a photolithography process using a borderless contact mask;
상기 보더리스 콘택홀을 매립하는 보더리스 콘택플러그를 형성하는 공정을 포함하는 것을 제2특징으로 한다.It is a 2nd characteristic that the process includes forming the borderless contact plug which fills the said borderless contact hole.
본 발명의 원리는 NMOS 트랜지스터의 n+ 소오스/드레인영역에 이온주입되는 As 도즈를 감소시키거나 산소가 배재된 장비 내에서 저온공정으로 식각방지막을 형성함으로써 NMOS 트랜지스터의 CoSi2막 상에서 이상산화현상이 발생하는 것을 방지하는 것이다.The principle of the present invention is that anomalous oxidation occurs on the CoSi 2 film of the NMOS transistor by reducing the As dose to be implanted into the n + source / drain region of the NMOS transistor or by forming an etch stop layer in a low temperature process in an oxygen-excluded device. To prevent it.
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자의 콘택 제조방법에 대하여 상세히 설명을 하기로 한다.Hereinafter, a method for manufacturing a contact of a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings.
도 4a 내지 도 4i 는 본 발명에 따른 반도체소자의 콘택 제조방법을 도시한 공정 단면도로서, 본 발명의 제1실시예와 제2실시예에 공통적으로 적용된다.4A to 4I are cross-sectional views illustrating a method for manufacturing a contact of a semiconductor device according to the present invention, and are commonly applied to the first and second embodiments of the present invention.
먼저, 본 발명의 제1실시예는 다음과 같다.First, the first embodiment of the present invention is as follows.
PMOS영역과 NMOS영역으로 이루어지는 반도체기판(30)에서 소자분리영역으로 예정되는 부분에 트렌치를 이용한 소자분리절연막(31)을 형성한다.In the semiconductor substrate 30 including the PMOS region and the NMOS region, a device isolation insulating film 31 using a trench is formed in a portion that is intended as a device isolation region.
다음, 전체표면 상부에 게이트절연막과 게이트전극용 도전층을 형성한다.Next, a gate insulating film and a conductive layer for the gate electrode are formed over the entire surface.
그 다음, 게이트전극 마스크를 이용한 사진식각공정으로 상기 게이트전극용 도전층과 게이트절연막을 식각하여 상기 PMOS영역과 NMOS영역에 게이트전극(33)과 게이트절연막패턴(32)의 적층구조를 형성한다.Next, the gate electrode conductive layer and the gate insulating layer are etched by a photolithography process using a gate electrode mask to form a stacked structure of the gate electrode 33 and the gate insulating layer pattern 32 in the PMOS region and the NMOS region.
다음, 상기 적층구조의 양측 반도체기판(30)에 저농도의 불순물을 이온주입하여 LDD영역(34)을 형성한다.Next, the LDD region 34 is formed by ion implanting impurities of low concentration into both semiconductor substrates 30 of the stacked structure.
그 다음, 전체표면 상부에 제1HLD(high temperature low deposition)막(도시안됨)과 절연막(도시안됨)을 순차적으로 형성한다. 이때, 상기 절연막은 질화막으로 형성되고, 상기 제1HLD막은 상기 질화막과 게이트전극(33) 간의 스트레스를 완화시키는 버퍼로 사용된다.Then, a first high temperature low deposition (HLD) film (not shown) and an insulating film (not shown) are sequentially formed over the entire surface. In this case, the insulating film is formed of a nitride film, and the first HLD film is used as a buffer to relieve stress between the nitride film and the gate electrode 33.
다음, 상기 절연막과 제1HLD막을 전면식각하여 상기 적층구조의 측벽에 절연막 스페이서(36)와 제1HLD막 패턴(35)을 형성한다. (도 4a 참조)Next, the insulating film and the first HLD film are etched entirely to form an insulating film spacer 36 and a first HLD film pattern 35 on sidewalls of the stacked structure. (See Figure 4A)
그 다음, 전체표면 상부에 상기 PMOS영역을 노출시키는 제1감광막패턴(37)을 형성한다.Next, a first photoresist layer pattern 37 exposing the PMOS region is formed over the entire surface.
다음, 상기 제1감광막패턴(37)을 이온주입마스크로 이용하여 상기 PMOS영역에 고농도의 p+ 이온을 이온주입하여 p+ 소오스/드레인영역(38)을 형성한다. (도 4b 참조)Next, a high concentration of p + ions are implanted into the PMOS region using the first photoresist pattern 37 as an ion implantation mask to form a p + source / drain region 38. (See Figure 4b)
그 다음, 상기 제1감광막패턴(37)을 제거한다.Next, the first photoresist pattern 37 is removed.
다음, 전체표면 상부에 상기 NMOS영역을 노출시키는 제2감광막패턴(39)을 형성한다.Next, a second photoresist pattern 39 is formed over the entire surface to expose the NMOS region.
그 다음, 상기 제2감광막패턴(39)을 이온주입마스크로 이용하여 상기 NMOS영역에 고농도의 n+이온을 이온주입하여 n+ 소오스/드레인영역(40)을 형성한다. 이때, 상기 이온주입공정은 40 ∼ 50keV의 이온주입에너지로 1E13 ∼ 1E14/㎠의 도즈량의 As 이온을 주입하여 실시된 것이다. (도 4c 참조)Next, a high concentration of n + ions are ion implanted into the NMOS region using the second photoresist pattern 39 as an ion implantation mask to form an n + source / drain region 40. At this time, the ion implantation step is carried out by implanting the As ion of the dose amount of 1E13 ~ 1E14 / ㎠ with ion implantation energy of 40 ~ 50keV. (See Figure 4c)
다음, 상기 제2감광막패턴(39)을 제거한다.Next, the second photoresist pattern 39 is removed.
그 다음, 전체표면 상부에 소정 두께의 Co/Ti막(41)을 형성한다. (도 4d 참조)Then, a Co / Ti film 41 having a predetermined thickness is formed on the entire surface. (See FIG. 4D)
다음, 제1급속열처리공정을 실시하여 상기 Co/Ti막(41)의 Co와 게이트전극(33) 및 반도체기판(30)의 활성영역을 반응시켜 CoSi막을 형성시킨다. 이때, 상기 제1급속열처리공정은 500 ∼ 600℃의 N2분위기에서 40 ∼ 80초간 실시된다.Next, a first rapid heat treatment process is performed to form a CoSi film by reacting Co of the Co / Ti film 41 with active regions of the gate electrode 33 and the semiconductor substrate 30. At this time, the first rapid heat treatment step is performed for 40 to 80 seconds in an N 2 atmosphere of 500 to 600 ℃.
그 다음, 상기 제1급속열처리공정으로 반응되지 않은 Co와 Ti를 제거한다.Then, Co and Ti which are not reacted in the first rapid heat treatment process are removed.
다음, 제2급속열처리공정을 실시하여 상기 CoSi막을 CoSi2막(42)으로 형성한다. 이때, 상기 제2급속열처리공정은 700 ∼ 750℃의 N2분위기에서 20 ∼ 40초간 실시된다. (도 4e 참조)Next, a second rapid heat treatment process is performed to form the CoSi film as a CoSi 2 film 42. At this time, the second rapid heat treatment step is carried out for 20 to 40 seconds in an N 2 atmosphere of 700 to 750 ℃. (See Figure 4E)
다음, 전체표면 상부에 식각방지막으로 사용되는 제2HLD막(43)과 질화막(44)을 순차적으로 형성한다. 상기 제2HLD막(43)과 질화막(44)은 500 ∼ 700℃의 온도에서 LPCVD방법으로 형성된 것이다. 이때, 상기 제2HLD막(43)은 상기 질화막(44)과 반도체기판(10) 간의 스트레스를 감소시키기 위한 버퍼로 사용된다. (도 4f 참조)Next, a second HLD film 43 and a nitride film 44 which are used as an etch stop layer are sequentially formed on the entire surface. The second HLD film 43 and the nitride film 44 are formed by the LPCVD method at a temperature of 500 to 700 ° C. In this case, the second HLD film 43 is used as a buffer to reduce stress between the nitride film 44 and the semiconductor substrate 10. (See Figure 4f)
그 다음, 상기 질화막(44) 상부에 층간절연막(45)을 형성한다. 이때, 상기 층간절연막(45)은 상기 질화막(44)에 대하여 식각선택비 차이를 갖는 박막으로 형성된다. (도 4g 참조)Next, an interlayer insulating film 45 is formed on the nitride film 44. In this case, the interlayer insulating layer 45 is formed of a thin film having an etching selectivity difference with respect to the nitride layer 44. (See Figure 4g)
다음, 상기 층간절연막(45)을 전면식각공정 또는 CMP공정으로 평탄화시킨다.Next, the interlayer insulating layer 45 is planarized by an entire surface etching process or a CMP process.
그 다음, 상기 평탄화된 층간절연막(45) 상부에 보더리스 콘택으로 예정되는 부분을 노출시키는 제3감광막패턴(46)을 형성한다. (도 4h 참조)Next, a third photoresist layer pattern 46 is formed on the planarized interlayer insulating layer 45 to expose a portion intended to be a borderless contact. (See Figure 4h)
다음, 상기 제3감광막패턴(46)을 식각마스크로 이용한 식각공정으로 상기 층간절연막(45), 질화막(44) 및 제2HLD막(43)을 제거하여 콘택홀(도시안됨)을 형성한다.Next, a contact hole (not shown) is formed by removing the interlayer insulating layer 45, the nitride layer 44, and the second HLD layer 43 by an etching process using the third photoresist layer pattern 46 as an etching mask.
그 다음, 상기 제3감광막패턴(46)을 제거한다.Next, the third photoresist pattern 46 is removed.
다음, 전체표면 상부에 도전층을 형성하고 전면식각 또는 CMP 공정으로 상기 도전층을 평탄화시켜 상기 콘택홀을 매립시키는 보더리스 콘택플러그(47)를 형성한다. (도 4i 참조)Next, a conductive layer is formed on the entire surface, and the border layer is formed by planar etching or CMP to form a borderless contact plug 47 to fill the contact hole. (See Figure 4i)
한편, 본 발명의 제2실시예는 다음과 같다.On the other hand, the second embodiment of the present invention is as follows.
도 4a 및 도 4b 까지 공정을 실시하여 p+ 소오스/드레인영역(38)을 형성한다. (도 4a 및 도 4b 참조)The process is performed to FIGS. 4A and 4B to form the p + source / drain region 38. (See Figures 4A and 4B)
다음, 전체표면 상부에 상기 NMOS영역을 노출시키는 제2감광막패턴(39)을 형성한다.Next, a second photoresist pattern 39 is formed over the entire surface to expose the NMOS region.
그 다음, 상기 제2감광막패턴(39)을 이온주입마스크로 이용하여 상기 NMOS영역에 고농도의 n+이온을 이온주입하여 n+ 소오스/드레인영역(40)을 형성한다. 이때, 상기 이온주입공정은 40 ∼ 50keV의 이온주입에너지로 1E15 ∼ 1E16/㎠의 도즈량의 As 이온을 주입하여 실시된 것이다. (도 4c 참조)Next, a high concentration of n + ions are ion implanted into the NMOS region using the second photoresist pattern 39 as an ion implantation mask to form an n + source / drain region 40. At this time, the ion implantation step is carried out by implanting the As ion of the dose amount of 1E15 ~ 1E16 / ㎠ with ion implantation energy of 40 ~ 50keV. (See Figure 4c)
다음, 상기 제2감광막패턴(39)을 제거한다.Next, the second photoresist pattern 39 is removed.
그 다음, 전체표면 상부에 소정 두께의 Co/Ti막(41)을 형성한다. (도 4d 참조)Then, a Co / Ti film 41 having a predetermined thickness is formed on the entire surface. (See FIG. 4D)
다음, 제1급속열처리공정을 실시하여 상기 Co/Ti막(41)의 Co와 게이트전극 (33) 및 반도체기판(30)의 활성영역을 반응시켜 CoSi막을 형성시킨다. 이때, 상기 제1급속열처리공정은 500 ∼ 600℃의 N2분위기에서 40 ∼ 80초간 실시된다.Next, a first rapid heat treatment process is performed to form CoSi film by reacting Co of the Co / Ti film 41 with active regions of the gate electrode 33 and the semiconductor substrate 30. At this time, the first rapid heat treatment step is performed for 40 to 80 seconds in an N 2 atmosphere of 500 to 600 ℃.
그 다음, 상기 제1급속열처리공정으로 반응되지 않은 Co와 Ti를 제거한다.Then, Co and Ti which are not reacted in the first rapid heat treatment process are removed.
다음, 제2급속열처리공정을 실시하여 상기 CoSi막을 CoSi2막(42)으로 형성한다. 이때, 상기 제2급속열처리공정은 700 ∼ 750℃의 N2분위기에서 20 ∼ 40초간 실시된다. (도 4e 참조)Next, a second rapid heat treatment process is performed to form the CoSi film as a CoSi 2 film 42. At this time, the second rapid heat treatment step is carried out for 20 to 40 seconds in an N 2 atmosphere of 700 to 750 ℃. (See Figure 4E)
다음, 전체표면 상부에 식각방지막으로 사용되는 제2HLD막(42)와 질화막(44)을 순차적으로 형성한다. 이때, 상기 제2HLD막(43)과 질화막(44)은 O2가 제거된 400 ∼ 500℃의 로드 락(load lock) 장비에서 LPCVD방법으로 형성된 것이다. 이는 O2가 제거된 장비 내에서 저온공정을 진행함으로써 CoSi2막(42) 상에서 이상산화현상이 발생하는 것을 방지하기 위함이다. (도 4f 참조)Next, a second HLD film 42 and a nitride film 44 which are used as an etch stop layer are sequentially formed on the entire surface. In this case, the second HLD film 43 and the nitride film 44 are formed by the LPCVD method in a load lock apparatus of 400 to 500 ° C. in which O 2 is removed. This is to prevent the abnormal oxidation phenomenon on the CoSi 2 film 42 by performing a low temperature process in the equipment from which the O 2 is removed. (See Figure 4f)
그 다음, 상기 질화막(44) 상부에 층간절연막(45)을 형성한다. 이때, 상기 층간절연막(45)은 상기 질화막(44)에 대하여 식각선택비 차이를 갖는 박막으로 형성된다. (도 4g 참조)Next, an interlayer insulating film 45 is formed on the nitride film 44. In this case, the interlayer insulating layer 45 is formed of a thin film having an etching selectivity difference with respect to the nitride layer 44. (See Figure 4g)
다음, 상기 층간절연막(45)을 전면식각공정 또는 CMP 공정으로 평탄화시킨다.Next, the interlayer insulating layer 45 is planarized by an entire surface etching process or a CMP process.
그 다음, 상기 평탄화된 층간절연막(45) 상부에 보더리스 콘택으로 예정되는 부분을 노출시키는 제3감광막패턴(46)을 형성한다. (도 4h 참조)Next, a third photoresist layer pattern 46 is formed on the planarized interlayer insulating layer 45 to expose a portion intended to be a borderless contact. (See Figure 4h)
다음, 상기 제3감광막패턴(46)을 식각마스크로 이용한 식각공정으로 상기 층간절연막(45), 질화막(44) 및 제2HLD막(43)을 제거하여 콘택홀(도시안됨)을 형성한다.Next, a contact hole (not shown) is formed by removing the interlayer insulating layer 45, the nitride layer 44, and the second HLD layer 43 by an etching process using the third photoresist layer pattern 46 as an etching mask.
그 다음, 상기 제3감광막패턴(46)을 제거한다.Next, the third photoresist pattern 46 is removed.
다음, 전체표면 상부에 도전층을 형성하고 전면식각 또는 CMP 공정으로 상기 도전층을 평탄화시켜 상기 콘택홀을 매립시키는 보더리스 콘택플러그(47)를 형성한다. (도 4i 참조)Next, a conductive layer is formed on the entire surface, and the border layer is formed by planar etching or CMP to form a borderless contact plug 47 to fill the contact hole. (See Figure 4i)
도 5 는 로딩 온도에 따른 이상산화현상을 도시하는 그래프로서, 로딩온도가 낮을수록 이상산화현상이 억제됨을 알 수 있다.5 is a graph showing the abnormal oxidation phenomenon according to the loading temperature, the lower the loading temperature it can be seen that the abnormal oxidation phenomenon is suppressed.
도 6 는 CoSi2막 표면에서 이상산화현상이 억제된 것을 나타내는 사진으로서, 500℃에서 질화막(44)을 증착한 경우 CoSi2막(42) 상에 질화막(44)의 두께가 균일하게 형성됨을 알 수 있다.6 is a photograph showing that anomalous oxidation is suppressed on the surface of the CoSi 2 film. When the nitride film 44 is deposited at 500 ° C., the thickness of the nitride film 44 is uniformly formed on the CoSi 2 film 42. Can be.
상기한 바와 같이 본 발명에 따르면, 보더리스 콘택(borderless contact) 형성공정 시 NMOS 트랜지스터의 활성영역 상에 형성된 CoSi2층에서 이상산화현상이 발생하는 것을 억제함으로써 보더리스 콘택홀의 오픈 페일(open fail) 또는 과도식각공정에 의해 콘택영역이 손상되는 것을 방지하여 콘택 특성을 향상시키고 그에 따른 소자의 공정 수율 및 신뢰성을 향상시키는 이점이 있다.As described above, according to the present invention, the open fail of the borderless contact hole is suppressed by suppressing the occurrence of abnormal oxidation in the CoSi 2 layer formed on the active region of the NMOS transistor during the borderless contact formation process. Alternatively, the contact region may be prevented from being damaged by the transient etching process, thereby improving contact characteristics, thereby improving process yield and reliability of the device.
Claims (10)
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2001
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Patent Citations (4)
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