KR100396788B1 - Circuit for detecting frequency - Google Patents

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Abstract

PURPOSE: A circuit for detecting a frequency is provided to shorten a time for detecting the frequency of input power and simplify a configuration by detecting the frequency of the input power through a counter counting or clearing a reference clock when the input power is inverted to high or low. CONSTITUTION: A transistor(110) converts a power voltage applied to a collector(112) into a pulse signal by performing a switch operation according to the input power applied to a base(111). A reference clock generator generates the reference clock having a constant frequency. The first and the second counter(120,140) count the reference clock signal and a pulse applied to a clock terminal from the reference clock generator according to a signal by respectively receiving the pulse signal output from the transistor and an inverted pulse signal for the pulse signal inverted from an inverter(130). An adder(150) adds the counted values output from the first and the second counter.

Description

주파수 검출회로Frequency detection circuit

본 발명은 주파수 검출회로에 관한 것으로, 특히 소정의 주파수를 갖는 입력전원이 하이(High)와 로우(Low)(로우에서 하이)로 반전됨에 따라, 소정의 기준클럭신호를 계수(Count)하거나 클리어(Clear)되는 두 개의 카운터(Counter)를 통해 상기 입력전원의 주파수를 검출하는 주파수 검출회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a frequency detection circuit. In particular, as an input power source having a predetermined frequency is inverted from high to low (low to high), the predetermined reference clock signal is counted or cleared. The present invention relates to a frequency detection circuit for detecting the frequency of the input power supply through two counters.

제 1 도는 종래 기술에 따른 주파수 검출회로의 일례(대한민국 특허청, 특허공개번호 95-33764)를 개략적으로 도시한 구성회로도로서, 이에 도시된 바와 같이베이스(11)로 인가되는 소정의 입력전원(VIN)에 따라 스위칭됨으로써, 컬렉터(112)로 인가되는 전원전압(VDD)을 펄스신호로 변환시키는 N헝 트랜지스터(10)와, 상기 N형 트랜지스터(10)의 컬렉터(12)와 공통 접속된 입력단자(21)를 통해 상기 N헝 트랜지스터(10)의 출력신호를 인가받아, 그 출력신호의 주파수를 검출하는 마이크로프로세서(20)로 구성되었다.1 is a configuration circuit diagram schematically showing an example of a frequency detection circuit according to the prior art (Korean Patent Office, Patent Publication Nos. 95-33764), wherein a predetermined input power V applied to the base 11 is shown. In accordance with IN ), the N H transistor 10 converts the power supply voltage V DD applied to the collector 112 into a pulse signal, and is commonly connected to the collector 12 of the N-type transistor 10. The microprocessor 20 receives an output signal of the N HG transistor 10 through an input terminal 21 and detects a frequency of the output signal.

이때 상기 마이크로프로세서(20)는 입력단자(21)를 통해 인가받는 상기 N형 트랜지스터(10) 출럭신호의 펄스를 계수하여, 소정의 일정 시간(일례로, 1초) 동안 계수한 값을 기억부에 저장시킴과 아울러 내부 인터럽트를 발생시켜서 상기 계수동작을 중단시킴과 동시에 기억부에 저장된 계수값을 읽어 그 계수값에 따른 상기 전원의 주파수를 판별하도륵 한 프로그램에 따라 동작하였다.At this time, the microprocessor 20 counts the pulse of the N-type transistor 10 output signal applied through the input terminal 21, and stores the counted value for a predetermined time (for example, 1 second). The counting operation was interrupted by generating an internal interrupt, interrupting the counting operation, and reading the count value stored in the storage unit, and operating according to the program to discriminate the frequency of the power source according to the count value.

이와 같은 주파수 검출회로는 베이스(11)로 인가되는 입력전원(VIN)에 따라 온/오프되는 N형 트랜지스터(10)가 그의 컬렉터(112)로 인가되는 전원전압(VDD) 레밸과 상기 입력전원 주파수 및 반전된 위상을 갖는 펄스 신호를 발생시켜 출력하면, 그 펄스신호를 인가받는 마이크로프로세서(20)가 그 펄스신호의 상승에지부를 감지하여 펄스수를 계수하고 있다가, 타이머에 설정된 소정의 시간(1초) 동안 계수된 값을 기억부에 저장함과 아울러 내부 인터럽트를 발생시켜 상기 계수동작을 중단시킴과 동시에 상기 기억부에 기억된 계수값을 통해 상기 트랜지스터(10)에 인가되는 입력전원(VIN)의 주파수를 검출하였다.The frequency detection circuit has a power supply voltage (V DD ) level to which the N-type transistor 10 which is turned on / off according to the input power supply V IN applied to the base 11 is applied to the collector 112 thereof, and the input. When a pulse signal having a power source frequency and an inverted phase is generated and outputted, the microprocessor 20 receiving the pulse signal detects the rising edge of the pulse signal and counts the number of pulses. The input power applied to the transistor 10 is stored in the storage unit for a time (1 second), generates an internal interrupt to stop the counting operation, and is applied to the transistor 10 through the count value stored in the storage unit. The frequency of (V IN ) was detected.

그러나 상기 종래의 주파수 검출회로는 마이크로프로세서가 타이머를 통해 설정된 소정의 일정한 시간(일레로, 1초) 동안 트랜지스터에서 출력되는 펄스의 상승에지부를 계수하여 기억부에 저장하고, 내부 인터럽트에 따라 그 기억부에 저장된 계수값을 읽어 상기 입력전원의 주파수를 검출함으로써, 주파수를 최종적으로 검출하는데 걸리는 시간이 길다는 단점이 있었다.However, in the conventional frequency detection circuit, the microprocessor counts the rising edge of the pulse output from the transistor for a predetermined period of time (e.g., 1 second) set through a timer and stores the rising edge of the pulse in the storage unit. By reading the coefficient value stored in the storage unit and detecting the frequency of the input power source, it takes a long time to finally detect the frequency.

이에 본 발명은 상기와 같은 종래의 단점을 개선하기 위하여 창안한 것으로, 소정의 주파수를 갖는 입력전원(VIN)이 하이(High)와 로우(Low)(로우에서 하이)로 반전됨에 따라, 소정의 기준클럭을 계수(Count)하거나 클리어(Clear)되는 카운터(Counter)를 통해 상기 입력전원(VIN)의 주파수를 검출하도륵 함으로서, 상기 입력전원(VIN)의 주파수를 검출하는 시간이 단축되도록 함과 아울러 그 구성을 간단하게 할 수 있는 주파수 검출회로를 제공함에 그 목적이 있다.Accordingly, the present invention has been made to improve the above-mentioned disadvantages, and as the input power V IN having a predetermined frequency is inverted to high and low (low to high), By detecting the frequency of the input power supply (V IN ) through a counter that counts or clears the reference clock, the time for detecting the frequency of the input power supply (V IN ) is shortened. It is an object of the present invention to provide a frequency detection circuit that can simplify the configuration.

상기 목적을 달성하기 위한 본 발명은 베이스로 인가되는 입력전원에 따라 스위칭동작을 수행함으로써, 컬렉터로 인가되는 전원전압을 펄스 신호로 변환시키는 트랜지스터와, 임의의 일정한 주파수를 갖는 기준클럭을 발생하는 기준클럭 발생장치와, 상기 트랜지스터가 출력하는 펄스신호와 반전기틀 통해서 반전된 상기 펄스신호에 대한 반전펄스신호를 각각 인가받아, 그 신호에 따라 상기 기준클럭 발생장치에서 클럭단자로 인가되는 기준클럭의 펄스를 계수하는 제 1,2 카운터와, 상기 제 1,2 카운터가 출력하는 계수값을 더하는 가산기를 포함하여 구성되는 것을 특징으로 한다.The present invention for achieving the above object is to perform a switching operation according to the input power applied to the base, the transistor for converting the power supply voltage applied to the collector into a pulse signal, and a reference for generating a reference clock having a certain constant frequency A clock generator, a pulse signal output from the transistor, and an inverted pulse signal corresponding to the pulse signal inverted through the inverting frame, respectively, and a pulse of the reference clock applied from the reference clock generator to the clock terminal according to the signal; And an adder for adding the first and second counters for counting and the count values output by the first and second counters.

이와 같은 본 발명에 따른 주파수 검출회로는 계수를 위한 입력전원의 1주기 동안에 기준클럭신호의 펄스를 계수하여 상기 입력전원의 주파수를 검출할 수 있도록 구성됨으로써, 주파수 검출시간이 단축된다.The frequency detection circuit according to the present invention is configured to detect the frequency of the input power source by counting the pulse of the reference clock signal during one period of the input power source for counting, thereby reducing the frequency detection time.

제 2 도는 본 발명에 따른 주파수 검출회로에 대한 1실시예의 일부분을 나타낸 구성회로도로서, 이에 도시된 바와 같이 베이스(111)로 인가되는 입력전원(VIN)에 따라 온/오프됨으로써, 컬렉터(112)로 인가되는 전원전압(VDD) 레벨과 상기 입력전원(VIN) 주파수 및 반전된 위상을 갖는 펄스신호를 발생시키는 N헝 트랜지스터(110)와; 임의의 일정한 주파수를 갖는 기준클럭(Ref CLK)을 발생하는 기준클럭 발생장치(미도시)와; 상기 N헝 트랜지스터(110)의 출력(클리어신호)은 클리어단자(CLR)로 인가받고 상기 기준클럭 발생장치의 출력(기준클럭)은 클럭단자(CLK)로 인가받아, 상기 클리어신호가 로우에서 하이로 반전되면 상기 기준클럭의 펄스를 계수하고 상기 클리어신호가 하이에서 로우로 반전되면 클리어되는 제 1 카운터(120)와; 상기 N형 트랜지스터(110)의 출력은 반전기(130)를 통해 클리어단자(CLR)로 인가받고 상기 기준클럭 발생장치의 출력은 클럭단자(CLK)로 인가받는 것으로, 상기 제 1 카운터(120)와 동일하게 구성된 제 2 카운터(140)와; 상기 제 1,2 카운터(120,140)가 출력하는 계수값을 순차적으로 인가받아 그 값을 가산하는 가산기(150)를 포함하여 구성됨을 보여주고 있다.2 is a configuration circuit diagram showing a part of an embodiment of a frequency detection circuit according to the present invention. As shown therein, the collector 112 is turned on / off according to the input power V IN applied to the base 111. A N H transistor (110) for generating a pulse signal having a power supply voltage (V DD ) level, an input power supply (V IN ) frequency, and an inverted phase; A reference clock generator (not shown) for generating a reference clock Ref CLK having an arbitrary constant frequency; The output (clear signal) of the Nh transistor 110 is applied to the clear terminal CLR and the output (reference clock) of the reference clock generator is applied to the clock terminal CLK, so that the clear signal is low to high. A first counter 120 that counts the pulse of the reference clock when inverted and clears when the clear signal is inverted from high to low; The output of the N-type transistor 110 is applied to the clear terminal (CLR) through the inverter 130 and the output of the reference clock generator is applied to the clock terminal (CLK), the first counter 120 A second counter 140 configured to be the same as; It is shown that the first and second counters 120 and 140 include an adder 150 that sequentially receives the count values and outputs the count values.

이와 같이 구성된 1실시예의 상기 제 1 카운터(120)와 제 2 카운터(140) 및 가산기(150)에 대해서 상세히 설명하면 다음과 같다.The first counter 120, the second counter 140, and the adder 150 of the exemplary embodiment configured as described above will be described in detail as follows.

제 1 카운터(120)는 N헝 트랜지스터(110)의 출력이 로우에서 하이로 반전되면 클럭단자(CLK)로 인가받는 기준클럭을 계수하다가, N형 트랜지스터(110)의 출력이 다시 로우로 반전되면 그때까지 계수된 값을 가산기(150)로 출력한 후 클리어(Clear)되고, 상기 N헝 트랜지스터(110)의 출력을 반전기(130)를 통해 클리어단자(CLR)로 인가받는 제 2 카운터(140)는 상기 N형 트랜지스터(110)가 하이를 출력할 때는 클리어상태를 유지하다가 그 N형 트랜지스터(110)가 로우를 출럭하면 그의 클럭단자(CLK)로 인가받는 상기 기준클럭의 펄스를 계수하고, 다시 N형 트랜지스터(110)의 출력이 하이로 반전되면 그때까지 계수한 값을 가산기(150)로 출력한 후 클리어된다. 그리고 상기와 같은 제 1,2 카운터(120,140)의 출력을 인가받는 가산기(150)는 제 1 카운터(120)(제 2 카운터)가 계수한 값을 먼저 인가받으면 그 값을 일시 저장하고 있다가, 이후에 제 2 카운터(140)(제 1 카운터)가 계수한 값을 인가받으면, 그들을 더한 후 출력한다. 이상에서 설명한 바와 같이 제 1 카운터(120)와 제 2 카운터(140)은 동일한 카운터로 구성된다.When the output of the N H transistor 110 is inverted from low to high, the first counter 120 counts a reference clock applied to the clock terminal CLK. When the output of the N type transistor 110 is inverted to low again, the first counter 120 counts the reference clock. The second counter 140 that outputs the counted value up to the adder 150 and then is cleared, and receives the output of the N HG transistor 110 to the clear terminal CLR through the inverter 130. The N-type transistor 110 maintains a clear state when the N-type transistor 110 outputs high, and counts a pulse of the reference clock applied to its clock terminal CLK when the N-type transistor 110 pulls low. When the output of the N-type transistor 110 is inverted high again, the counted value is output to the adder 150 and then cleared. When the adder 150 receiving the output of the first and second counters 120 and 140 is first applied with the value counted by the first counter 120 (the second counter), the adder 150 temporarily stores the value. Thereafter, if the second counter 140 (first counter) receives the counted value, it is added and output. As described above, the first counter 120 and the second counter 140 are configured with the same counter.

한편, 상기 1실시예를 구성하는 제 1 카운터(120)와 제 2 카운터(140) 및 가산기(150)에 대해서 다른 실시예를 설명하먼 다음과 같다.Meanwhile, another embodiment of the first counter 120, the second counter 140, and the adder 150 constituting the first embodiment will be described below.

제 1 카운터(120)는 N형 트랜지스터(110)의 출력을 클리어단자(CLR)와 홀드단자(HOLD)로 동시에 인가받음과 아울러 기준클럭 발생장치로부터 기준클럭(Ref CLK)을 인가받아, 상기 N형 트랜지스터(110)의 출력이 로우에서 하이로 반전되면 클리어됨과 동시에 클럭단자(CLK)로 인가받는 기준클럭을 계수하여 그 값을 연속적으로 출력하고, 상기 N형 트렌지스터(110)의 출력이 로우로 반전되면클리어단자(CLR)로 인가받는 신호에 따라 계수동작을 중단함과 아울러 홀드단자로 인가받는 신호에 따라 최종적으로 출력되는 값을 홀드한다. 그리고 상기 N형 트랜지스터(110)의 출력을 반전기(130)를 통해 클리어단자(CLR)로 인가받고 기준클럭 발생장치의 출럭은 클럭단자(CLK)로 인가받는 제 2 카운터(140)는 상기 N형 트랜지스터(110)가 하이를 출력할 때는 클리어상태를 유지하다가 그 N형 트랜지스터(110)가 로우를 출력하면 그의 클럭단자(CLK)로 인가받는 상기 기준클럭을 계수하여 그 값을 연속적으로 출력하고, 이후 상기 N형 트랜지스터(110)의 출력이 하이로 반전되면 상기 제 1카운터(120)와 함께 클리어된다. 이때 상기 제 2 카운터(140)는 제 1 카운터(120)가 기준클럭을 계수하는 동안에는 클리어상태를 유지하는데, 그 클리어상태에서는 계수같이 영(Zero)인 신호를 출력한다.The first counter 120 receives the output of the N-type transistor 110 at the same time as the clear terminal CLR and the hold terminal HOLD, and receives a reference clock Ref CLK from the reference clock generator. When the output of the type transistor 110 is inverted from low to high, the output is cleared and the reference clock applied to the clock terminal CLK is counted to continuously output the value, and the output of the N-type transistor 110 goes low. When inverted, the counting operation is stopped according to the signal applied to the clear terminal CLR, and the final output value is held according to the signal applied to the hold terminal. The second counter 140 receives the output of the N-type transistor 110 through the inverter 130 to the clear terminal CLR and the output of the reference clock generator to the clock terminal CLK. When the type transistor 110 outputs high, the state is cleared, and when the N type transistor 110 outputs low, the reference clock applied to the clock terminal CLK is counted to continuously output the value. Afterwards, when the output of the N-type transistor 110 is inverted high, the N-type transistor 110 is cleared together with the first counter 120. At this time, the second counter 140 maintains a clear state while the first counter 120 counts the reference clock. In the clear state, the second counter 140 outputs a zero signal as a count.

그리고 상기와 같은 제 1,2 카운터(120,140)의 출력을 계속적으로 인가받는 가산기(150)는, 제 1 카운터(120)가 출력하는 계수값을 언속적으로 인가받아 그 계수값과 제 2 카운터(140)에서 출력하는 값을 순차적으로 더하여 출력하고, 제 1 카운터(120)가 홀드된 계수값을 계속 출력함과 동시에 제 2 카운터(140)가 기준클럭에 대한 계수값을 연속적으로 출력하면, 상기 제 1 카운터(120)의 홀드값과 제 2 카운터(140)에서 출력되는 계수값을 연속적으로 더하여 출력한다. 이와 같은 동작은 계속되다가, 상기 N형 트랜지스터(110)의 출력이 로우에서 하이로 반전되어 상기 제 1, 2 카운터(120,140)가 동시에 클리어됨과 아울러 그 제 1,2 카운터(120,140)의 출력이 모두 영(Zero)으로 되면, 그 때의 값을 입력전원(VIN)의주파수를 최종적으로 구하는 수단으로 출력한다.In addition, the adder 150 continuously receiving the outputs of the first and second counters 120 and 140 receives the count value output from the first counter 120 and receives the count value and the second counter ( When the value output from 140 is sequentially added and output, the first counter 120 continues to output the held count value and the second counter 140 continuously outputs the count value for the reference clock. The hold value of the first counter 120 and the count value output from the second counter 140 are successively added and output. This operation continues, and the output of the N-type transistor 110 is inverted from low to high so that the first and second counters 120 and 140 are simultaneously cleared, and the outputs of the first and second counters 120 and 140 are all If zero, the value at that time is output to the means for finally obtaining the frequency of the input power supply V IN .

이하, 상기 1실시예에 따른 주파수 검출회로의 동작에 대해서, 상기 제 2 도의 구성도와 제3도에 도시된 트랜지스터 출력신호의 파형도를 참조하여 상세히 설명한다.The operation of the frequency detection circuit according to the first embodiment will now be described in detail with reference to the configuration diagram of FIG. 2 and the waveform diagram of the transistor output signal shown in FIG.

베이스(111)로 인가되는 입력전압(VIN)이 한계전압(VT)보다 크면 그 N형 트랜지스터(110)가 도통(ON)되어 컬렉터(112)와 접속된 출력단자(113)를 통해 로우(Low)를 출력하고, 그 입력전압(VIN)이 한계전압(VT)보다 작으면 상기 N형 트랜지스터(110)가 오프(OFF)되어 그의 출력단자(113)를 통해 하이(High)를 출력한다. 이와 같이 하이와 로우가 교대로 반복되는 상기 N형 트랜지스터(110)의 출력신호는 상기 입력전압(VIN)의 주파수와 컬렉터(112)로 인가되는 전원전압(VDD)의 레밸에 따라 결정되는 신호로서, 상기 입력전압(VIN)에 대해서 그의 위상이 반전된 펄스신호이다.If the input voltage V IN applied to the base 111 is greater than the threshold voltage V T , the N-type transistor 110 is turned on and is turned low through the output terminal 113 connected to the collector 112. (Low), and if the input voltage (V IN ) is less than the threshold voltage (V T ), the N-type transistor 110 is turned off (High) through the output terminal 113 thereof. Output As described above, the output signal of the N-type transistor 110 in which high and low are alternately repeated is determined according to the frequency of the input voltage V IN and the level of the power supply voltage V DD applied to the collector 112. The signal is a pulse signal whose phase is inverted with respect to the input voltage V IN .

이후 상기 N형 트랜지스터(110)의 출력신호는 제 1 카운터(120)의 클리어단자(CLR)와 반전기(130)를 통해 제 2 카운터(140)의 클리어단자(CLR)로 각각 인가된다.Thereafter, the output signal of the N-type transistor 110 is applied to the clear terminal CLR of the second counter 140 through the clear terminal CLR of the first counter 120 and the inverter 130.

이때 상기 N형 트랜지스터(110)가 하이를 출력하게 되면, 그 하이를 클리어단자(CLR)로 인가받는 제 1 카운터(120)는 그의 클럭단자(CLK)로 인가받는 기준클럭의 펄스를 계수하지만, 상기 하이신호가 반전기(130)에서 반전된 로우를 클리어단자(CLR)로 인가받는 제 2 카운터(140)는 클리어(Clear)상태가 되어 그의 클럭단자(CLK)로 인가받는 기준클럭을 계수하지 않게 된다. 이후 상기 N형 트랜지스터(110)에서 출력되는 신호가 하이에서 로우로 반전되면, 클리어상태로 있던 제 2 카운터(140)는 안전기(130)에서 반전된 하이를 그의 클리어단자(CLR)로 인가받게 되어 기준클럭 발생장치로부터 인가받는 기준클럭의 펄스를 계수하게 되고, 제 1 카운터(120)는 로우신호를 인가받게 되어 그동안 계수한 값을 출력함과 동시에 클리어상태로 된다.At this time, when the N-type transistor 110 outputs a high, the first counter 120 that receives the high as the clear terminal CLR counts the pulse of the reference clock that is applied to the clock terminal CLK. The second counter 140, which receives the low signal inverted by the inverter 130, to the clear terminal CLR, becomes clear and does not count the reference clock applied to its clock terminal CLK. Will not. When the signal output from the N-type transistor 110 is inverted from high to low, the second counter 140 in the clear state receives the inverted high from the safety device 130 through its clear terminal CLR. As a result, the pulse of the reference clock applied from the reference clock generator is counted, and the first counter 120 receives the low signal, outputs the counted value, and becomes clear.

따라서 상기 N형 트랜지스터(120)의 출력이 제 3 도에 도시된 바와 같이 같을 때, 제 1 카운터(120)는 하이구간(tH)에서 상기 기준클럭을 계수하게 되고, 제 2 카운터(140)는 로우구간(tL)에서 상기 기준클럭의 펄스를 계수하게 된다.Accordingly, when the output of the N-type transistor 120 is the same as shown in FIG. 3, the first counter 120 counts the reference clock at the high section t H , and the second counter 140. Is the pulse of the reference clock in the low interval (t L ).

이와 같이 제 1 카운터(120)와 제 2 카운터(140)가 각각 N형 트랜지스터(110)의 출력신호가 하이구간(tH)과 로우구간(tL)일 경우에 계수한 기준 클럭의 펄스수를 가산기(150)로 출력함으로써, 그 가산기(150)가 N형 트랜지스터(110)에서 출력되는 신호의 1주기 동안(T)의 기준클럭의 펄스수를 구하게 된다.As such, the number of pulses of the reference clock counted when the first counter 120 and the second counter 140 respectively count the output signal of the N-type transistor 110 in the high section t H and the low section t L. By outputting to the adder 150, the adder 150 obtains the number of pulses of the reference clock during one period (T) of the signal output from the N-type transistor 110.

따라서 상기 가산기(150)가 구한 값, 즉 입력전원(VIN)의 단위주기동안 출력되는 기준클럭(Ref CLK)의 펄스수를 통해 상기 입력전원(VIN)의 주파수를 구할 수 있게 된다.Accordingly, the frequency of the input power source V IN may be obtained based on the value obtained by the adder 150, that is, the number of pulses of the reference clock Ref CLK output during the unit cycle of the input power source V IN .

그리고 본 발명의 다른 실시예에 따른 주파수 검출회로의 동작에 대해서 제2 도와 제 3 도를 참조하여 설명하면 다음과 같다.The operation of the frequency detection circuit according to another embodiment of the present invention will be described with reference to FIGS. 2 and 3 as follows.

N형 트랜지스터(110)의 출력 및 기준클럭 발생장치의 출력동작은 상기 1실시예와 같도록 구성되고, 제 1 카운터(120)와 제 2 카운터(140) 및 가산기(150)의 동작이 다르도록 구성된 다른 실시예에 대해서는 상기 제 1 카운터(120)와 제 2 카운터(140) 및 가산기(150)를 중심으로 설명한다.The output operation of the N-type transistor 110 and the output operation of the reference clock generator are configured as in the first embodiment, and the operation of the first counter 120, the second counter 140, and the adder 150 is different. Another embodiment of the present invention will be described based on the first counter 120, the second counter 140, and the adder 150.

N형 트랜지스터(110)의 출력을 클리어단자(CLR)와 홀드단자(HOLD)로 동시에 인가받음과 아울러 기준클럭 발생장치로부터 기준클럭을 인가받는 제 1 카운터(120)는 상기 N형 트랜지스터(110)의 출력이 로우에서 하이로 반전될 때 클리어됨과 동시에 클럭단자(CLK)로 인가받는 기준클럭을 계수하여 그 값(1,2,3,...)을 연속적으로 출력하다가, 상기 N형 트랜지스터(110)의 출력이 로우로 반전되면 클리어단자(CLR)로 인가받는 신호에 따라 계수동작을 중단함과 아울러 홀드단자(HOLD)로 인가받는 신호에 따라 최종적으로 출력되는 값(일례로, 5)을 홀드한다. 그리고 상기 N형 트랜지스터(110)의 출력은 반전기(130)를 통해 클리어단자(CLR)로 인가받고 기준클럭 발생장치로부터 기준클럭을 인가받는 제 2 카운터(140)는 상기 N형 트랜지스터(110)가 하이를 출력할 때는 클리어상태를 유지하다가, 상기 N형 트랜지스터(110)의 출력이 하이에서 로우로 반전되어 클리어단자(CLR)로 하이를 인가받게 되면 클럭단자(CLK)로 인가받는 상기 기준클럭를 계수하여 그 값(1,2,3,...)을 연속적으로 출력하고, 이후에 다시 상기 N형 트랜지스터(110)의 출력이 하이로 반전되먼 상기 제 1 카운터(120)와 함께 클리어된다.The N-type transistor 110 receives the output of the N-type transistor 110 at the same time as the clear terminal CLR and the hold terminal HOLD, and receives the reference clock from the reference clock generator. When the output of is inverted from low to high, the signal is cleared and the reference clock applied to the clock terminal CLK is counted to continuously output the values (1, 2, 3, ...), and the N-type transistor ( When the output of 110) is inverted to low, the counting operation is stopped according to the signal applied to the clear terminal CLR and the value finally outputted (for example, 5) according to the signal applied to the hold terminal HOLD. Hold. In addition, the output of the N-type transistor 110 is applied to the clear terminal CLR through the inverter 130 and the second counter 140 receiving the reference clock from the reference clock generator is the N-type transistor 110. Maintains a clear state when outputting high, and when the output of the N-type transistor 110 is inverted from high to low and is applied high to the clear terminal CLR, the reference clock applied to the clock terminal CLK is applied. Counting and outputting the values (1, 2, 3, ...) continuously, after which the output of the N-type transistor 110 is inverted high again and is cleared with the first counter 120.

그리고 상기와 같은 제 1,2 카운터(120,140)의 출력을 계속적으로 인가받는가산기(150)는, 먼저 제 1 카운터(120)가 출력하는 계수값(1,2,3,...)을 연속적으로 인가받아 그 계수값(1,2,3,...)과 제 2 카운터(140)에서 출력하는 값(Zero)을 순차적으로 더하여 출력하고, 이어서 제 1 카운터(120)가 홀드된 계수값(5)을 계속 출력함과 동시에 제 2 카운터(140)가 기준클럭에 대한 계수값(1,2,3,...)을 연속적으로 출력하면, 상기 제 1 카운터(120)의 홀드값(5)과 제 2 카운터(140)에서 출력되는 계수값(1,2,3,...)을 연속적으로 더하여 그 값(6,7,8,...)을 구한다. 이와 같은 동작은 계속되다가, 상기 NPN 트랜지스터(110)의 출력이 로우에서 하이로 반전되어 상기 제 1, 2 카운터(120,140)가 동시에 클리어되면, 그 때의 값을 입력전원의 주파수를 최종적으로 구하는 수단으로 출력한다.The adder 150 continuously receiving the outputs of the first and second counters 120 and 140 as described above, first successively outputs the count values (1, 2, 3,...) Output by the first counter 120. Is applied to the coefficient value (1, 2, 3, ...) and the value (Zero) output from the second counter 140 in order to add and output, and then the coefficient value held by the first counter 120 If the second counter 140 continuously outputs the count values (1, 2, 3, ...) with respect to the reference clock while continuing to output (5), the hold value of the first counter 120 ( 5) and the count values (1, 2, 3, ...) output from the second counter 140 are successively added to obtain the values (6, 7, 8, ...). This operation continues, and when the output of the NPN transistor 110 is inverted from low to high and the first and second counters 120 and 140 are simultaneously cleared, means for finally obtaining the frequency of the input power at that time. Will print

이와 같이 동작하는 1실시예 및 다른실시예의 주파수 검출회로에 있어서, 기준클럭의 주파수를 2[kHz]로 하여 구한 가산기(150)의 출력이 펄스수가 40개라고 하면, 입력전원의 주기가 20[ms]임을 알 수 있게 되어 그의 주파수가 50[Hz]임을 바로 알 수 있게 된다. 따라서 입력전원의 주파수를 구하는데 걸리는 시간은 20[ms]가 된다.In the frequency detection circuits of one embodiment and another embodiment operating as described above, if the output of the adder 150 obtained by setting the frequency of the reference clock to 2 [kHz] is 40 pulses, the period of the input power supply is 20 [ ms] and its frequency is 50 [Hz]. Therefore, the time taken to find the frequency of the input power supply is 20 [ms].

상술한 바와 같이, 일반적인 전원의 주파수를 구하는데 걸리는 시간이 대략 20[ms] 정도밖에 걸리지 않는 본 발명에 따른 주파수 검출회로는 주파수 검출시간이 약 1초가 걸리는 종래 주파수 검출회로에 비해서 그 주파수 검출시간이 약 1/50 정도로 짧아지는 효과가 있다. 그 뿐만 아니라 구성회로가 간단하게 되는 효과도 발생한다.As described above, the frequency detection circuit according to the present invention, which takes only about 20 [ms] to obtain the frequency of a general power supply, has a frequency detection time compared to a conventional frequency detection circuit having a frequency detection time of about 1 second. This effect is shortened to about 1/50. In addition, the effect of simplifying the configuration circuit also occurs.

제 1 도는 종래 기술에 따른 주파수 검출회로의 구성회로도.1 is a configuration circuit diagram of a frequency detection circuit according to the prior art.

제 2 도는 본 발명의 1실시예에 따른 주파수검출회로의 부분 구성회로도.2 is a partial configuration circuit diagram of a frequency detection circuit according to an embodiment of the present invention.

제 3 도는 상기 제 2 도의 NPN 트랜지스터가 출력하는 신호의 파형도.3 is a waveform diagram of a signal output from the NPN transistor of FIG.

****** 도면의 주요부분에 대한 부호의 설명 ************ Explanation of symbols for main parts of the drawings ******

110: N헝 트탠지스터 120,140: 카운터110: N Hung Titistor 120,140: Counter

130: 반전기 150: 가산기130: inverter 150: the adder

Claims (7)

베이스로 인가되는 입력전원에 따라 스위칭동작을 수행함으로서, 컬렉터로 인가되는 전원전압을 펄스신호로 변환시키는 트랜지스터와, 임의의 일정한 주파수를 갖는 기준클럭을 발생하는 기준클럭 발생장치와, 상기 트랜지스터가 출럭하는 펄스신호와 반전기를 통해서 반전된 상기 펄스신호에 대한 반전펄스신호를 각각 인가받아, 그 신호에 따라 상기 기준클럭 발생장치에서 클럭단자로 인가되는 기준클럭신호와 펄스를 계수하는 제 1,2 카운터와, 상기 제 1,2 카운터가 출력하는 계수값을 더하는 가산기를 포함하여 구성되는 것을 특징으로 하는 주파수 검출회로.The switching operation is performed according to the input power applied to the base, thereby converting the power supply voltage applied to the collector into a pulse signal, a reference clock generator for generating a reference clock having a predetermined constant frequency, and the transistor First and second counters receiving a pulse signal and an inverted pulse signal corresponding to the pulse signal inverted through the inverter, and counting a reference clock signal and a pulse applied to a clock terminal from the reference clock generator according to the signal; And an adder for adding the count values output by the first and second counters. 제 1 항에 있어서, 상기 트랜지스터는 N형 트랜지스터로 구성된 것을 특징으로 하는 주파수 검출회로.2. The frequency detection circuit according to claim 1, wherein the transistor is composed of an N-type transistor. 제 1 항에 있어서, 상기 제 1 카운터는 트랜지스터의 출력을 클리어단자로 인가받고 상기 기준클럭 발생장치의 출력을 클럭단자로 인가받아, 상기 클리어단자로 입력되는 신호가 로우에서 하이로 변하면 상기클럭단자로 입력되는 신호의 펄스를 카운트하고, 상기 클리어단자로 입력되는 신호가 로우로 변하면, 그 때까지 계수한 값을 출력함과 아울러 클리어되도록 구성된 것을 특징으로 하는 주파수 검출회로.The clock terminal of claim 1, wherein the first counter receives the output of the transistor as a clear terminal and the output of the reference clock generator as a clock terminal, and when the signal input to the clear terminal changes from low to high, the clock terminal. And counting the pulse of the signal inputted to the signal, and outputting the counted value until the signal inputted to the clear terminal turns low, and clearing the pulse. 제 1 항에 있어서, 상기 제 1 카운터는 트랜지스터의 출력은 클리어단자 및 홀드단자로 동시에 인가받고 상기 기준클럭 발생장치의 출력은 클럭단자로 인가받아, 상기 클리어단자로 입력되는 신호가 로우에서 하이로 변하면 그 자신이 클리어됨과 아울러 상기 클럭단자로 입력되는 신호의 펄스를 카운트하여 연속적으로 출력하고, 상기 클리어단자로 입력되는 신호가 로우로 변하면, 계수동작을 중지함과 동시에 그 때까지 계수한 값을 홀드하여 출력하도륵 구성된 것을 특징으로 하는 주파수 검출회로.2. The first counter of claim 1, wherein the output of the transistor is simultaneously applied to the clear terminal and the hold terminal, and the output of the reference clock generator is applied to the clock terminal, so that the signal input to the clear terminal goes from low to high. If it changes, it clears itself and counts the pulse of the signal input to the clock terminal continuously. If the signal input to the clear terminal turns low, the counting operation is stopped and counted until then. A frequency detection circuit, characterized in that configured to hold and output. 제 1 항에 있어서, 상기 제 2 카운터는 트랜지스터의 출력을 상기 반전기를 통해 클리어단자로 인가받고 상기 기준클럭 발생장치의 출력을 클럭단자로 인가받아, 상기 클리어단자로 입력되는 신호가 로우에서 하이로 변하면 상기 클럭단자로 인가되는 신호의 펄스를 카운트하여 연속적으로 출력하고, 상기 클리어단자로 입력되는 신호가 로우로 변하면 그 때까지 계수한 값을 출력함과 아울러 클리어되도록 구성된 것을 특징으로 하는 주파수 검출회로.2. The signal of claim 1, wherein the second counter receives the output of the transistor through the inverter as a clear terminal and the output of the reference clock generator as a clock terminal. The frequency detection circuit is configured to continuously count and output pulses of a signal applied to the clock terminal when the signal is changed, and to output a value counted up to that time when the signal input to the clear terminal turns low. . 제 1 항에 있어서, 상기 가산기는 제 1 카운터가 소정의 시간 동안 계수한 값을 출력하먼, 그 계수값을 인가받아 일시 저장함과 아울러, 제 2 카운터가 소정의 다른 시간 동안 계수한 값을 출력하먼, 그 계수값과 상기 일시 저장된 계수값을 더하여 출력하도를 구성된 것을 특징으로 하는 주파수 검출회로.2. The apparatus of claim 1, wherein the adder outputs a value counted by the first counter for a predetermined time, stores the counted value temporarily, and outputs a value counted by the second counter for another predetermined time. And the output value by adding the count value and the temporarily stored count value. 제 1 항에 있어서, 상기 가산기는 제 1 카운터가 연속적으로 또는 홀드하여 출력하는 계수값과 제 2 카운터가 연속적으로 출력하는 계수값을 연속적으로 더하여 출력하도록 구성된 것을 특징으로 하는 주파수 검출 회로.2. The frequency detection circuit of claim 1, wherein the adder is configured to continuously add and output a count value output by the first counter or hold and output a count value continuously output by the second counter.
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