KR100394914B1 - pn-접합부및상기접합부의파괴위험을줄이기위한수단을갖는장치 - Google Patents

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Abstract

본 발명은 pn-접합부를 갖춘 장치 및 상기 접합부의 파괴 위험을 줄이기 위한 수단에 관한 것이다. 상기 장치는 JTE-기술에 의해 각각 하나의 다단 에지(40 또는 50)를 갖는 자기 저항기(4) 및 정지 전극(5)의 조합으로 구성되며, 상기 구성에 의해 적은 공간을 필요로 하는 동시에 2,500 볼트를 훨씬 넘는 고착 전압에 도달될 수 있다.

Description

ｐｎ-접합부 및 상기 접합부의 파괴 위험을 줄이기 위한 수단을 갖는 장치{DEVICE WITH A P-N JUNCTION AND A MEANS OF REDUCING THE RISK OF BREAKDOWN OF THE JUNCION}
상기 방식의 장치는 Intern. Electron Devicblunes Meeting, Techn. Digest, San Francisco, CA, 13.-15. Dez-. 1982, P. 72 - 75에 공지되어 있고, 1040 볼트의 차단 전압에 적합하다.
중간 차단 전압 및 높은 차단 전압용 pn-접합부를 갖는 반도체 부품에서는, 반도체 재료로 이루어진 바디의 표면상의 차단 pn-접합부가 제공되는 장소에서 전기적 아크오버(arc-over)의 위험 또는 pn-접합부의 파괴 위험을 줄이거나 또는 완전히 제거하는 것이 필요하다.
IEEE Transactions on Electron Devices, Bd. 40, Nr. 10, P. 1845 - 1854 (1993)에 따른 다이오드, 특히 파워 다이오드 및 1,000 볼트의 차단 전압용 절연 게이트를 갖는 바이폴러 트랜지스터(= IGBTs, IGBT는 Isolated Gate Bipolar Transistor를 의미한다)에서, 전기적 아크오버의 위험 또는 반도체 재료로 이루어진 바디내에 형성된 pn-접합부, 즉 상기 바디의 표면상에 형성된 p-도핑 영역과 바디의 상기 영역에 인접하는 n-도핑 영역과 접하는 접합부의 파괴 위험을 줄이기 위한 수단은,
- 바디의 표면상에 있고,
- p-도핑부 영역내의 바디 표면에 있는 p-도핑 영역을 제한하는 윤곽선 위에 바디 표면으로부터 단을 이루는 다단의 에지를 갖는 전극이 배치되고,
- n-도핑부 영역내의 p-도핑 영역 외부에는 상기 p-도핑부 영역내에 배치된 전극의 에지와 간격을 두고 마주보는, 바디 표면으로부터 단을 이루는 적어도 다단의 에지를 갖는 전극이 배치되도록 구성된다.
반도체 재료로 이루어진 바디는 예컨대 실리콘으로 이루어지고, 전극은 예컨대 알루미늄 또는 폴리실리콘으로 이루어진다.
상기 수단에 필요한 공간은 상기 전극들의 에지 영역 사이의 간격의 방향으로 약 350㎛이다.
다단의 에지 내부의 계단 높이는, 상기 다단의 에지 아래에 및 상기 에지들 사이에 있는, 예컨대 산화층과 같은 전기 절연 재료로 이루어진 층들의 두께에 의해 결정되고, 프로세스 기술적인 이유에서 전체 두께는 약 10㎛로 제한된다.
p-도핑부 영역내에 배치되는 전극의 다단 에지의 모든 계단은, 상기 전극의 후속하는 각 부분에 의해 재차 에지가 제거되는 전기적 필드 피크(peak)를 반도체 재료내에 형성하며, 그 결과 전극은 반도체 재료로 이루어진 바디내에서 최대한 전기적 필드 피크가 발생하지 않도록 작용하는 하나의 필드 플레이트(field plate)로서 이해될 수 있다.
n-도핑부 영역내에 있는 p-도핑 영역의 외부에 배치된 전극은, 반도체 재료로 이루어진 바디내에서 공간 전하 영역이 더 이상 확대되지 않도록 작용하는 정지 전극으로 간주될 수 있다.
상기 에지의 계단들에 의해 형성된 필드 피크에 의한 차단 능력의 감소는 최대한 적어야 하는데, 그 이유는 상기 바디의 표면에 대해 수직으로 측정된 계단 높이 및 상기 표면에 대해 평행하게 p-도핑 영역 방향으로 앞쪽으로 측정된 각 계단의 길이는 우수하게 매칭되어야 하기 때문이다. 상기 전극 에지의 자유 단부에 있는 필드 피크는 기술된 바와 같이 더 이상 감소되지 않기 때문에, - 전기 절연 재료로 이루어진 층의 두께가 미리 주어진 경우에, 즉 표면과 상기 자유 단부 사이의 간격이 미리 주어진 경우에는 - 바디의 차단 능력이 최대가 될 수 있다.
따라서, 1,600 볼트의 차단 전압용 pn-접합부를 갖는 부품에서는 예를 들어 650㎛의 많은 공간을 필요로 하는, 2개의 필드 플레이트로 보호되는 필드 링(field ring)이 부가로 제공된다. 보다 높은 차단 전압에 대해서는 상기 방식의 장치는 더욱 바람직하지 못하다.
pn-접합부의 전기적 아크오버 또는 파괴 위험을 줄이기 위해 제시된 또다른 방법중 하나는 접합부 연장(JTE;Junction Termination Extension) 기술로, p-도핑 영역에 비해 저농도로 도핑된 영역이 반도체 재료의 바디에 형성된 pn 접합부에서 바디 표면에 형성되고, pn 접합부는 바디 표면에 형성된 p-도핑 영역과 상기 영역에 인접하는 바디의 n-도핑 영역 사이가 접하는 곳을 의미하며, 저농도로 도핑된p-도핑 영역은 바디의 p-도핑 영역 뿐만 아니라 n-도핑 영역과도 인접한다.
차단 전압이 인가되는 경우에, 저농도의 p-도핑 영역이 부분적으로만 제거된다. 즉, 자유 전하 캐리어 때문에 p-도핑 영역이 완전히 제거되지 않으며, 이 경우에는 비교적 큰 필드 강도 피크가 형성되지 않는다.
상기의 다른 방법에서는, 높은 차단 능력을 유지하기 위해서 비교적 저농도의 p-도핑 농도를 정해진 대로 매우 정확하게 유지해야 한다는 문제점이 있다. 그와 상응하게, 상기 구조는 표면 전하에 대해 매우 민감하고 기술적으로 제어하기가 어렵다.
청구항 1에 기술된 본 발명은 바람직하게 1,600볼트의 차단 전압에 적합하고 특히 적은 공간을 요구하는 경우에 적합하다.
본 발명에 따른 장치는 특히 1,600 볼트 내지 2,500 볼트의 차단 전압에 적합하고, 예를 들어 단지 550㎛의 적은 공간을 요구하는 경우에는 2,500 볼트 이상의 차단 전압에 도달될 수 있다.
본 발명은 전술한 2개의 수단들의 조합으로 이루어지기 때문에 상기 수단들의 단점이 피해진다.
본 발명에 따른 조합 수단의 작용은 하기의 사실에 기초를 두고 있다:
- 한편으로, 저농도로 도핑된 p-도핑 영역이 필드 강도 피크를 감소시킴으로써, 반도체 재료로 이루어진 바디 표면으로부터 단을 이루는 모든 전극 에지의 자유 단부와 상기 표면 사이의 간격이 동일하게 최대인 경우에는 저농도로 도핑된 p-영역이 없는 경우보다 더 높은 차단 전압에 도달될 수 있다.
- 다른 한편으로, 저농도로 도핑된 p-도핑 영역에서의 결함 전하는 p-도핑 영역에 배열된 전극에 의해 어느 정도까지는 사용가능하기 때문에, 저농도 도핑의 정확한 도즈량은 크게 중요치 않다.
본 발명에 따른 장치의 바람직한 실시예는 종속항에서 기술된다.
특히 청구항 6에서 설명되는 장치는, 최고 전압에 도달되는 저농도의 p-도즈량의 범위가 확대되는 장점을 갖는다.
본 발명은, p-도핑 영역과 n-도핑 영역의 접합부를 갖는 청구항 1에 따른 장치에 관한 것이다.
본 발명은 도면을 참조하여 하기에 자세히 설명된다:
도 1은 본 발명에 따른 장치의 제 1실시예의 횡단면도이고,
도 2는 반도체 재료로 이루어진 바디의 상이한 n-도핑을 위해 상기 p-도핑 영역의 p-도핑의 농도에 의존하는 도 1에 따른 실시예의 파괴 전압을 도시한 다이아그램이며,
도 3은 저농도로 도핑된 p-도핑 영역이 중단부를 갖는, 본 발명에 따른 장치의 제 2실시예의 횡단면도이고,
도 4는 반도체 재료로 이루어진 바디의 상이한 n-도핑을 위해 상기 p-도핑 영역의 p-도핑의 농도에 의존하는 도 3에 따른 실시예의 파괴 전압을 도시한 다이아그램이며,
도 5는 2개의 전극을 갖는 본 발명에 따른 장치의 횡단면도이고,
도 6은 JTE-기술로 제공된 다른 장치의 횡단면도이며,
도 7은 반도체 재료로 이루어진 바디의 단일 n-도핑을 위해 상기 p-도핑 영역의 p-도핑의 농도에 의존하여 도 6에 따른 장치의 파괴 전압을 도시한 다이아그램이다.
본 발명의 목적은, 특히 높은 차단 전압에 적합하고 적은 공간을 요구하는 장치를 제공하는 것이다.
본 발명에 따른 장치의 도 1에 따른 실시예에서 예를 들어 실리콘과 같은 반도체 재료로 구성된 바디(1)는(도면 부호 23으로 표기되고 파선으로 도시된) pn-접합부를 포함하며, 상기 접합부는 바디(1)내의 표면(10)상에 형성된 p-도핑 영역(2)과 상기 영역(2) 및 표면(10)에 접하는 바디(1)의 n-도핑 영역(3) 사이의 접합부이다.
p-도핑 영역(2)은 바람직하게 1017내지 1018㎝-3의 높은 도핑 농도를 갖고, 이러한 이유에서 하기에서는 p+-도핑 영역으로서 언급된다. 대조적으로, n-도핑 영역(3)은 바람직하게 1013내지 1014㎝-3의 낮은 도핑 농도를 갖고, 이러한 이유에서 하기에서는 n--도핑 영역으로서 언급된다.
바디(1) 표면에서의 p+-도핑 영역(2)은, 상기 영역(2)을 제한하는 동시에 p+-도핑 영역(2)과 n--도핑 영역(3)의 pn-접합부를 바디(1) 표면(10)에 표시해주는 윤곽선(20)을 포함한다.
바디(1) 표면(10)상의 p+-도핑부 영역(2) 내에 전극(4)이 배치되며, 상기 전극은 p+-도핑 영역(2)의 윤곽선(20) 위로 상기 표면(10)으로부터 단을 이루는 다단의 에지(40)를 포함하고, 전극(4)에 대한 상기 에지의 경계는 바디(1)의 표면(10)에 대해 수직인 점선(45)으로 표시된다.
다단 에지(40)는 바디(1) 표면(10)을 향해 면하고 있는 상기 에지(40)의 측면상에 다수의, 예를 들어, 3개가 서로 접하는 계단을 포함하며, 상기 계단은 도 1에서 좌측으로부터 우측으로의 순서에 따라 도면 부호 401, 402및 403으로 표기되며, 이 경우 마지막 계단(403)은 전극(4) 반대편에 있는 에지(40)의 단부(41)에 접한다.
전극(5)은 바디(1) 표면(10)상에 배치되나 n--도핑부 영역(3)의 p+-도핑 영역(2)에도 마찬가지로 전극(5)이 배치되는데, 전극(5)은 p+-도핑부 영역(2)내에 배치된 전극(4)의 에지(40)에 간격(d)을 두고 마주 놓인, 표면(10)으로부터 단을 이루는 적어도 1개 단의 에지(50)를 포함하며, 전극(5)에 대한 상기 에지의 경계는 바디(1)의 표면(10)에 대해 수직인 파선(55)으로 표시된다.
에지(50)는 에지(40)보다 더 단순하게 구조화될 수 있지만, 상기 구조화 방식은 예컨대 제조와 관련하여, 바람직하게는 상기 에지(50)를 다단으로, 특별히 대체로 에지(40)와 동일하게 구조화하는 것이다.
도 1에 따른 실시예에서 에지(50)는 대체로 에지(40)와 형상이 동일하며, 도 1의 우측으로부터 좌측의 순서에 따라 도면 부호 501, 502및 503으로 표시된 것처럼, 바디(1) 표면(10)에 배치된 상기 에지의 측면상에서 서로 접하고 있는 3개의 계단을 포함하며, 여기서 마지막 계단(503)은 전극(5) 반대편에 있고 에지(40)의 단부(41)를 향하는 에지(50)의 단부(51)에 접하며, 에지(50)는 간격(d)을 두고 에지(40)의 단부와 마주 보고 있다.
본 발명에 따라, 전극(4)의 에지(40)와 전극(5)의 에지(50) 사이에는 p+-도핑 영역(2)에 비해 저농도로 도핑된 적어도 하나의 p-도핑 영역(6)이 바디(1)의 표면(10)에 형성되며, 상기 영역은 n--도핑 영역(3)에 인접하고 그 경계는 점선(63)으로 표시된다.
저농도로 도핑된 p-도핑 영역(6)은 바람직하게 1015㎝-3내지 1016㎝-3의 비교적 저농도의 도핑 농도를 갖고, 이런 이유에서 하기에서는 p--도핑 영역으로서 언급된다.
바람직하게 전극(4)의 에지(40) 아래의 p--도핑 영역(6)은 상기 p+-도핑 영역(2)에 인접하고, 도 1의 실시예에서는 p+-도핑 영역(2)으로부터 전극(5)의 에지(50) 아래 지점까지 전극(5)을 향하는 방향으로 연장된다.
전극(4)의 계단(401내지 403)은 반도체 재료의 바디(1)에 각각 하나의 전기적 필드 피크 형성되도록 작용하며, 이 경우 하나의 계단에 의해 형성된 각 필드 피크는 도 1의 우측에서 상기 계단에 인접하는 전극(4) 에지(40)의 부분에 의해 재차 에지가 제거된다. 계단(401)의 좌측에 인접한 에지(40)의 부분은, p+-도핑 영역(2)의 우측 에지에서 나타나는 필드 피크를 무뎌지게하는 작용을 한다. 상기 방식으로 전극(4)은 필드 플레이트로서 작용한다.
전극(5)은 바디(1)내에 있는 공간 전하 영역이 도 1에서 우측으로 확대되는 것을 저지하는 작용을 하기 때문에 정지 전극으로 언급될 수도 있다. 상기 작용을 위해서는, 전극(5)은 바디(1)에서 n-도핑 영역(3)에 비해 고농도로 도핑된 영역(7)에 배열되고, 영역(7)은 표면(10)에 인접한 것이 바람직하며, 도 1에 n-도핑 영역(3)과의 경계는 점선(73)으로 도시된다. 고농도로 도핑된 n-도핑 영역(7)의 도펀트 농도는 바람직하게 1018㎝-3보다 더 높기 때문에 n+-도핑 영역으로 언급될 수 있다.
전극(4, 5) 및 각각의 전극 계단들(401내지 403또는 501내지 503)은, 예를 들어 산화물과 같은 전기적 절연 재료의 계단형 코팅에 의해 형성되며, 바디(1)의 표면(10) 상에 부분적으로 전극(4, 5)의 계단을 한정하도록 형성되어, 전극(4, 5)은 바디(1) 표면상에 그리고 계단형의 코팅상에 전기적 전도성 재료의 적어도 하나 이상의 층을 형성함으로써 제조된다. 상기 계단 방식의 코팅은 전극(4 및 5) 사이의 공간(8)을 완전히 채운다.
바디(1)의 표면(10)으로부터 떨어진 전극(4, 5)의 표면(42 또는 52)은 도 1에 도시된 바와 같이 기술된 제조에서는 평평하지 않고, 마찬가지로 대략 도시된 계단을 수반하는 계단을 포함한다.
표면을 기준으로 바디(1) 표면(10)에 대해 수직으로 측정된 계단 높이가 동일한 높이로 배치된 2개 전극(4,5)의 계단 높이와 동일하다는 것은 발명의 제조에 있어서만 바람직한 것은 아니다. 도 1에서는 예를 들어 계단(401,501)은 동일한 높이(a1)를 가지고, 계단(402, 502)은 동일한 높이(a2)를 가지며, 계단(403, 503)은 동일한 높이(a3)를 갖는다. 도 1에서 수평으로 측정된 개개의 계단 길이는 특히 2개 전극(4 및 5)에 대해 서로 길이가 상이할 수 있다.
전극(5) 방향으로 전극(4)의 단부(41) 너머로 연장되는 임계의 p--도핑 영역(6)이 바람직하게 필드 강도 피크가 감소되어, 바디(1) 표면(10)과 전극(4) 에지(40)의 단부 사이(41)의 최대 간격이 동일한 경우에는 상기 p--도핑 영역(6)이 없을 때보다 더 높은 차단 전압에 도달될 수 있으며; 다른 한편으로는 상기 p--도핑의 정확한 도핑 농도가 덜 임계적인 것이 바람직한데, 그 이유는 p--도핑 영역(6)에서는 임의의 정도까지는 p+-도핑부 영역(2)내에 배치된 전극(4)의 결함 전하가 사용되기 때문이다.
반도체 재료의 바디(1)의 n-도핑의 상이한 도핑 농도에 대한 pn 접합(23)의파괴 전압이 n-도핑 영역(3)의 상이한 도핑 농도에 따른다는 것을 도 2에 도시된 다이아그램으로부터 유추할 수 있다. 이는, 바디(1)가 실리콘으로 이루어지며, p+-도핑 영역(2)의 도핑 농도는 1017㎝-3내지 1018㎝-3이고, 상기 도핑 영역의 수직 두께(b1)는 도 1에서 통상적으로 대략 6㎛이며, n--도핑 영역(3)의 도핑 농도는 3·1013㎝-3내지 7·1013㎝-3이고, 바디(1) 표면(10)에서 p--도핑 영역(6)의 도핑 농도는 1015㎝-3내지 7·1015㎝-3범위에 있으며, 상기 영역의 수직 두께(b2)는 도 1에서 통상적으로 대략 6㎛이며, 폴리실리콘 및/또는 금속으로 이루어진 2개의 전극(4 및 5)은 15㎛의 통상적인 두께로 이루어지고, 계단 높이(a1)는 2㎛이며, 계단 높이(a2)는 1.5㎛이고, 계단 높이(a3)는 4.8㎛이며, 도 1의 전체 장치의 수평 치수는 대략 550㎛이라는 것이 가정된다.
도 2의 곡선(I 내지 IV)은, 바디(1)의 표면(10)에서 p--도핑 영역(6)의 도핑 농도에 따른, n--도핑 영역(3)의 특정 도핑 농도 6.4·1013㎝-3, 4. 8·1013㎝-3, 3. 6·1013㎝-3또는 3.2·1013㎝-3에 대한 pn-접합부(23)의 파괴 전압 곡선을 각각 순서대로 보여준다. 이러한 곡선들은 각각 비교적 넓은 최대값을 보여주며, 상기 최대값은 최대 파괴 전압에 도달되는 p--도핑 영역(6)의 표면(10)에서 도핑 농도의 범위가 비교적 넓어, 상기 영역(6)이 정확한 도핑 농도에 다다르지 않게 해주는 기능을한다. 곡선(IV)의 최대값은 또한, 전체 장치의 수평 치수가 550㎛일 경우에 거의 3.25kV의 최대 파괴 전압에 도달될 수 있다는 것을 보여준다.
p+-도핑 영역(2)으로부터 전극(5)을 향하는 방향으로 상기 전극(5)의 에지(50) 아래 지점까지 연장되는 p--도핑 영역(6)이 적어도 하나의 중단부(60)를 갖는다는 점에서만 도 3에 따른 실시예는 도 1에 따른 실시예와 상이하다. 그 외에는 도 1에 따른 실시예와 동일하다.
도 3에 따른 실시예에서, p--도핑 영역(6)은 특히 전극(4) 에지(40) 아래 및/또는 상기 전극(4) 에지(40)의 단부(41) 부근에 하나의 중단부(60)를 갖는다. 단부(41) 아래에 있는 중단부(60)는 바람직하게, 최대 파괴 전압에 도달되는 표면(10)에서 p--도핑 영역(6)의 도핑 농도 범위가 도 1에 따른 비교예에 비해 넓다.
마지막으로, 도 4에 따른 다이아그램으로부터 알 수 있듯이, n--도핑 영역(3)의 상이한 도핑 농도에 따른, n--도핑 영역(3)의 도핑 농도 4.8·1013㎝-3, 3. 6·1013㎝-3또는 3.2·1013㎝-3에 대한 pn-접합부(23)의 파괴 전압 곡선은 곡선 II, III 또는 IV로 도시된다. 상기 곡선들은 도 2의 상응하는 곡선들( II, III 또는 IV)에 비해 명확하게 더 넓은 최대값을 나타낸다. 도 4의 곡선(IV)의 최대값도 마찬가지로, 전체 장치의 수평 치수가 550㎛일 경우에 거의 3.25kV의 최대 파괴 전압에 도달될 수 있다는 것을 보여준다.
도 5는 예컨대, p--도핑 영역(6)은 없지만 그 외에는 동일하다는 점에서 도 1 또는 도 3에 도시된 본 발명에 따른 장치와 차이점을 보여주는, 2개의 전극(4 및 5)을 갖는 종래의 장치를 보여준다.
도 6에는 예컨대 JTE-기술에 의해 p--도핑 영역(6)을 갖는 종래의 장치가 도시되었는데, 상기 장치는 전극(4, 5)은 없지만 그 외에는 동일하다는 점에서 도 1 또는 도 3에 도시된 본 발명에 따른 장치와 차이가 있다.
도 7에 따른 다이아그램은, 바디(1)의 표면(10)에서 p--도핑 영역(3)의 도핑 농도에 따른, n--도핑 영역(3)의 도핑 농도 3.2·1013㎝-3에 대한 도 6에 따른 종래 장치의 pn-접합부(23)의 파괴 전압 곡선을 보여주며, 이 경우 종래의 전체 장치의 수평 치수는 재차 550㎛이다. 상기 곡선(IV)의 최대값은 3kV 이상이라는 것을 분명하게 알 수 있지만, 상기 곡선은 도 2 및 도 4의 상응하는 곡선(IV)에 비해 매우 뾰족하고 가늘기 때문에, 결과적으로 최대 파괴 전압에 도달되는 표면(10)에서 p--도핑 영역(6)의 도핑 농도 범위는 바람직하지 않게 매우 좁다.

Claims (7)

  1. - 바디(1)의 표면(10)상에 있고,
    - p-도핑부 영역(2)내의 바디(1) 표면(10)에 있는 p-도핑 영역의 윤곽선 위에 상기 표면(10)으로부터 단을 이루는 다단의 에지를 갖는 전극이 배치되고,
    - n-도핑부 영역(3)내의 p-도핑 영역(2) 외부에는 상기 p-도핑부 영역(2)내에 배치된 전극(4)의 에지(40)와 간격(d)을 두고 마주보는, 상기 표면(10)으로부터 단을 이루는 적어도 1단의 에지(50)를 갖는 전극(5)이 배치되며,
    - 바디(1) 표면(10)상에 있고, 상기 p-도핑부 영역(2)내에 배치된 전극(4)의 에지(40)와 n-도핑부 영역(3)내의 p-도핑 영역(2) 외부에 배치된 전극(5)의 에지(50) 사이에는 p-도핑 영역(2)에 비해 저농도로 도핑된 적어도 하나의 p-도핑 영역(6)이 형성되도록 구성된, 바디(1)의 표면(10)상에 형성된 p-도핑 영역(2)과 바디(1)의 n-도핑 영역(3)이 접하는, 바디(1) 내부에 반도체 재료로 형성된 pn-접합부(23)를 갖는 장치에 있어서,
    - 상기 접합부(23)는 n-도핑 영역(3)이 p-도핑 영역(2)에 접하는 pn-접합부이고,
    - 저농도로 도핑된 p-도핑 영역(6)은 상기 n-도핑 영역에 접하는 것을 특징으로 하는 장치.
  2. 제 1 항에 있어서, 저농도로 도핑된 p-도핑 영역(6)은 상기 p-도핑부 영역내에 배치된 전극(4)의 에지(40) 아래에서 상기 p-도핑 영역에 인접하는 것을 특징으로 하는 장치.
  3. 제 2 항에 있어서, 저농도로 도핑된 p-도핑 영역(6)은 상기 p-도핑 영역(2)으로부터 n-도핑부 영역(3)내의 p-도핑 영역(2) 외부에 배치된 전극(5) 방향으로 상기 전극(5)의 에지(50) 아래까지 연장되는 것을 특징으로 하는 장치.
  4. 제 2 항에 있어서, 저농도로 도핑된 p-도핑 영역(6)은 상기 p-도핑 영역(2)으로부터 n-도핑부 영역(3)내의 p-도핑 영역(2) 외부에 배치된 전극(5)의 방향으로 상기 전극(5)의 에지(50) 아래까지 연장되지만, 적어도 하나의 중단부(60)를 갖는 것을 특징으로 하는 장치.
  5. 제 4 항에 있어서, 저농도로 도핑된 p-도핑 영역(6)은 상기 p-도핑부 영역(2)내에 배치된 전극(4)의 에지(40) 아래에 중단부(60)를 갖는 것을 특징으로 하는 장치.
  6. 제 4 항 또는 제 5 항에 있어서, 저농도로 도핑된 p-도핑 영역(6)의 중단부(60)는 상기 p-도핑부 영역(2)내에 배치된 전극(4)으로부터 떨어진 상기 에지(40)의 단부(41) 근처에 있는 것을 특징으로 하는 장치.
  7. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서, 상기 n-도핑부 영역(3)내의 p-도핑 영역(2) 외부에 배치된 전극(5)은 바디(1) 표면(10)에서 n-도핑 영역(3)에 비해 고농도로 도핑된 n-도핑부 영역(7)내에 배치되는 것을 특징으로 하는 장치.
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