KR100394747B1 - Hetero-Bipolar Transistor device - Google Patents
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Abstract
에미터 직하 부분의 컬렉터 영역 에피택셜층 내에 N+형 매몰층과 접하는 N+ 영역이 더 구비되도록 소자 구조를 변경하므로써, 항복전압 특성을 기존과 동일하게 가져가면서도 Rc1 저항을 Rc1'으로 낮출 수 있도록 해서 종래대비 주파수 특성을 개선하고 소자의 속도 특성 향상시킬 수 있도록 한 이종접합 바이폴라 소자가 개시된다.By changing the structure of the device so that the N + region in contact with the N + type buried layer is provided in the collector region epitaxial layer directly under the emitter, the Rc1 resistance can be lowered to Rc1 'while maintaining the breakdown voltage characteristic as before. Disclosed is a heterojunction bipolar device capable of improving frequency characteristics and improving speed characteristics of a device as compared with the related art.
이를 위하여 본 발명에서는, P형 반도체 기판 상에 형성된 N형 에피택셜층과, 상기 에피택셜층 상의 활성영역중, 진성영역(A)과 콜렉터영역(B)으로 사용될 부분을 제외한 나머지 영역에 형성된 필드산화막과, 진성영역(A)과 콜렉터영역(B) 하단의 상기 반도체 기판과 상기 에피택셜층의 경계면에 형성되며, 일부는 상기 에피택셜층을 치고 들어가 성장되고 또 다른 일부는 상기 기판을 치고 들어가도록 성장된 N+형 매몰층과, 상기 N+형 매몰층과 접하도록 콜렉터영역(B)으로 사용될 부분의 에피택셜층 내에 형성된 N+형 씽커와, 상기 N+형 매몰층과 접하도록 진성영역(A)으로 사용될 부분의 에피택셜층 내에 형성된 N+ 영역과, 진성영역(A) 내의 N+ 영역과 에피택셜층 상에 형성된 SiGe 박막 구조의 베이스와, 상기 베이스와 소정 부분 오버랩되도록 진성영역(A) 인접부의 일측 필드산화막 상에 형성된 실리사이드막 및 상기 베이스 상에 형성된 N+형 폴리실리콘 재질의 에미터를 포함하는 이종접합 바이폴라 소자가 제공된다.To this end, in the present invention, a field formed in the N-type epitaxial layer formed on the P-type semiconductor substrate and the remaining region except for the portion to be used as the intrinsic region A and the collector region B among the active regions on the epitaxial layer. An oxide film is formed at an interface between the semiconductor substrate and the epitaxial layer at the bottom of the intrinsic region A and the collector region B, and a portion thereof is formed by striking the epitaxial layer and another portion thereof by striking the substrate. The N + type buried layer grown so as to be in contact with the N + type buried layer, the N + type sinker formed in the epitaxial layer of the portion to be used as the collector region B, and the intrinsic region A contacted with the N + type buried layer. An N + region formed in the epitaxial layer of the portion to be used, a base of the SiGe thin film structure formed on the N + region and the epitaxial layer in the intrinsic region A, and adjacent to the intrinsic region A so as to partially overlap the base. A heterojunction bipolar device comprising a silicide film formed on a negative side field oxide film and an emitter of N + type polysilicon formed on the base is provided.
Description
본 발명은 실리콘 게르마늄(SiGe라 한다) 박막을 베이스로 하는 이종접합 바이폴라 트랜지스터(HBT:Hetero-Bipolar Transistor)의 속도 특성을 개선할 수 있도록 한 HBT 소자에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an HBT device capable of improving the speed characteristics of a heterojunction bipolar transistor (HBT) based on a silicon germanium (called SiGe) thin film.
실리콘(Si) 바이폴라 트랜지스터를 주축으로 한 Si 고속 소자의 단위소자 개발은 현재 최대 30ＧＨｚ의 동작속도를 가지는 수준까지 기술 개발이 이루어진 상태이다.The development of unit devices of Si high-speed devices mainly based on silicon (Si) bipolar transistors has been developed to the level of operating speed of up to 30kHz.
이와 같이 Si 바이폴라 소자의 동작속도를 30ＧＨｚ 수준으로 가져가기 위해서는 통상, 0.8㎛의 사진식각(lithogrphy) 기술을 적용하여 0.45㎛의 자기정렬된 에미터 폭을 구현하는 방식으로 소자를 제조해 주어야 하는데, 이 경우 공정의 CD(Critical Dimension) 제어에 한계가 뒤따를 뿐 아니라 공정의 난이도 또한 매우 커지게 된다. 게다가, 이온주입공정에 의해 베이스 폭이 조절되므로 베이스 두께를 0.1㎛ 이하로 형성하는 것이 불가능하고 에미터를 초미세 패턴으로 형성하기가 어려워, 이를 적용해서는 더 이상의 동작속도 향상을 기대할 수 없다는 문제가 발생된다.In order to bring the operating speed of the Si bipolar device to the level of 30 Hz, it is generally necessary to manufacture the device in a manner that realizes a self-aligned emitter width of 0.45 μm by applying a 0.8 μm photolithography technique. In this case, not only does the critical dimension (CD) control of the process follow, but also the difficulty of the process becomes very large. In addition, since the base width is controlled by the ion implantation process, it is impossible to form the base thickness below 0.1 μm, and it is difficult to form the emitter in an ultra fine pattern. Is generated.
이를 개선하고자 최근에는 공정 난이도를 낮추고 동작속도를 개선할 목적으로 SiGe 박막을 베이스로 적용하여 바이폴라 트랜지스터 설계를 이루는 일명, SiGe HBT 소자 제조 기술이 제안된 바 있다.In order to improve this, recently, a so-called SiGe HBT device manufacturing technology has been proposed to achieve a bipolar transistor design by applying a SiGe thin film as a base to lower process difficulty and improve operation speed.
상기 기술은 기존의 실리콘 공정을 대부분 그대로 사용하되, 단지 베이스를 결정 성장법을 이용하여 실리콘보다 에너지 밴드 갭이 작은 SiGe 재질로 형성하고 있다는 점에서만 차이를 지닌다. 도 1에는 상기 기술에서 소개된 SiGe HBT 소자 구조를 도시한 단면도가 제시되어 있다.The technique uses most of the existing silicon process as it is, except that the base is formed of a SiGe material having a smaller energy band gap than silicon by using a crystal growth method. 1 is a cross-sectional view showing the SiGe HBT device structure introduced in the above technique.
도 1의 단면도에 의하면, 종래의 SiGe HBT 소자는 P형 반도체 기판(10) 상에는 N형 에피택셜층(14)이 성장되고, 상기 에피택셜층 상의 활성영역중, 진성영역(A)과 콜렉터영역(B)으로 사용될 부분을 제외한 나머지 영역에는 필드산화막(16)이 형성되며, 진성영역(A)과 콜렉터영역(B) 하측의 상기 기판(10)과 에피택셜층(14) 간의 경계면에는 N+형 매몰층(12)이 놓이고, 콜렉터영역(B)으로 사용될 부분의 상기 에피택셜층(14) 내에는 N+형 매몰층(12)과 접하도록 N+형 씽커(sinker)가 형성되며, 진성영역(A)으로 사용될 부분의 상기 에피택셜층(14) 상에는 SiGe 박막 구조의 베이스(20)가 형성되고, 진성영역(A) 인접부의 일측 필드산화막(16) 상에는 베이스와 소정 부분 오버랩되도록 실리사이드막(22)이 형성되며, 상기 결과물 상에는 베이스(20) 표면이 일부 노출되도록 산화막(24)이 형성되고, 상기 베이스(20)의 표면 노출부에는 N+형 폴리실리콘 재질의 에미터(26)가 형성되고, 상기 산화막(24)을 관통해서는 실리사이드막(22)에 접속되는 베이스전극(미도시)과 N+형 싱커(18)에 접속되는 콜렉터전극(미도시) 및 상기 에미터(26)에 접속되는 에미터전극(미도시)이 각각 개별적으로 형성되어 있는 구조로 이루어져 있음을 알 수 있다. 여기서진성영역(A)이란 활성영역 내의 실제 소자 구동 영역을 나타낸다.According to the cross-sectional view of FIG. 1, in the conventional SiGe HBT device, an N-type epitaxial layer 14 is grown on a P-type semiconductor substrate 10, and an intrinsic region A and a collector region of the active regions on the epitaxial layer. A field oxide film 16 is formed in the remaining region except for the portion to be used as (B), and an N + type is formed at the interface between the substrate 10 and the epitaxial layer 14 below the intrinsic region A and the collector region B. The buried layer 12 is placed, and an N + type sinker is formed in the epitaxial layer 14 of the portion to be used as the collector region B so as to contact the N + buried layer 12, and an intrinsic region ( The base 20 of the SiGe thin film structure is formed on the epitaxial layer 14 of the portion to be used as A), and the silicide film 22 is formed to overlap a predetermined portion with the base on one field oxide film 16 adjacent to the intrinsic region A. ) Is formed, and the oxide film 24 is formed so that the surface of the base 20 is partially exposed on the resultant. An N + -type polysilicon emitter 26 is formed on the surface exposed portion of the base 20, and a base electrode (not shown) connected to the silicide film 22 through the oxide film 24. It can be seen that the collector electrode (not shown) connected to the N + type sinker 18 and the emitter electrode (not shown) connected to the emitter 26 are formed separately. In this case , the intrinsic region A represents the actual device driving region in the active region.
따라서, 상기 구조의 SiGe HBT 소자는 다음의 제 3 단계 공정을 거쳐 제조된다. 이를 도 2a 내지 도 2c에 제시된 공정순서도를 참조하여 살펴보면 다음과 같다.Therefore, the SiGe HBT device having the above structure is manufactured through the following third step process. This will be described with reference to the process flow chart shown in FIGS. 2A to 2C.
제 1 단계로서, 도 2a와 같이 P형 반도체 기판(10) 내의 소정 부분에 고체확산법으로 N+형 매몰층을 형성한 후, 상기 결과물 상에 N형 에피택셜층(14)을 성장시킨다. 이 과정에서, N+형 매몰층을 이루는 N형 불순물의 일부가 에피택셜층(14) 내로 치고 들어가 성장되므로, 에피택셜층(14) 형성이 완료되면 도시된 바와 같이N+형 매몰층(12)이 에피택셜층(14)과 기판(10)의 계면 상에서 일정 두께를 가지도록 성장되게 된다.As a first step, as shown in FIG. 2A, an N + type buried layer is formed in a predetermined portion of the P type semiconductor substrate 10 by a solid diffusion method, and then an N type epitaxial layer 14 is grown on the resultant. In this process, some of the N-type impurities forming the N + -type buried layer are grown by hitting into the epitaxial layer 14, so that when the epitaxial layer 14 is formed, the N + -type buried layer 12 is formed as shown. The epitaxial layer 14 is grown to have a predetermined thickness on the interface between the substrate 10 and the substrate 10.
제 2 단계로서, 도 2b와 같이 로커스(LOCOS) 공정을 적용해서 기판(10) 상의 활성영역중, 진성영역(A)과 콜렉터영역(B)으로 사용될 부분을 제외한 나머지 영역에 필드산화막(16)을 형성한다. 그 결과, 진성영역(A)과 콜렉터영역(B)의 에피텍셜층(14) 표면만이 노출되게 된다. 이어, 콜렉터영역(B)의 에피택셜층(14) 표면 상으로 N형 불순물을 이온주입한 후 확산시켜 N+ 매몰층(12)과 접하는 N+형 씽커(18)를 형성하고, 에피택셜층(14) 상의 진성영역(A)에만 선택적으로 SiGe 재질의 베이스(20)를 형성한다.As a second step, the field oxide film 16 is applied to the remaining regions of the active region on the substrate 10 except for portions to be used as the intrinsic region A and the collector region B by applying a LOCOS process as shown in FIG. 2B. To form. As a result, only the epitaxial layer 14 surface of the intrinsic region A and the collector region B is exposed. Subsequently, an N-type impurity is ion-implanted onto the epitaxial layer 14 surface of the collector region B and then diffused to form an N + -type sinker 18 in contact with the N + buried layer 12, and the epitaxial layer 14. The base 20 of the SiGe material is selectively formed only on the intrinsic region A on the top surface).
제 3 단계로서, 도 2c와 같이 진성영역(A) 인접부의 필드산화막(16)중, 일측 상에만 선택적으로 베이스(20)와 소정 부분 오버랩되는 구조의 실리사이드막(22)을 형성한 후, 그 전면에 베이스(20) 표면이 일부 노출되도록 산화막(24)을 형성한다. 이어, N형 불순물(As)이 도핑된 폴리실리콘막 증착 및 이의 식각 공정을 거쳐 베이스(20)의 표면 노출부에 접하는 N+형 폴리실리콘 재질의 에미터(26)를 형성하고, 실리사이드막(22) 표면과 콜렉터영역(B)의 N+형 씽커(18) 표면이 각각 소정 부분 노출되도록 산화막(24)을 식각한 다음, 금속막 증착 및 이의 식각공정을 거쳐 실리사이드막(22)에 접하는 금속전극(베이스전극)과 에미터(26)에 접하는 금속전극(에미터전극) 및 N+형 싱커(18)에 접하는 금속전극(콜렉터전극)을 각각 형성하므로써 본 공정 진행을 완료한다. 그 결과, 도 1에 제시된 구조의 SiGe HBT 소자가 완성된다.As a third step, after forming the silicide film 22 having a structure partially overlapping with the base 20 selectively on only one side of the field oxide film 16 adjacent to the intrinsic region A as shown in FIG. An oxide film 24 is formed on the entire surface such that the surface of the base 20 is partially exposed. Subsequently, an N + -type polysilicon emitter 26 is formed to contact the surface exposed portion of the base 20 through a process of depositing a polysilicon layer doped with N-type impurities (As) and etching thereof, and then the silicide layer 22 The oxide film 24 is etched to expose a predetermined portion of the surface and the surface of the N + type sinker 18 in the collector region B, and then the metal electrode is in contact with the silicide film 22 through a metal film deposition and an etching process thereof. This process is completed by forming a metal electrode (emitter electrode) in contact with the base electrode) and the emitter 26 and a metal electrode (collector electrode) in contact with the N + type sinker 18, respectively. As a result, a SiGe HBT device having the structure shown in FIG. 1 is completed.
이와 같이 SiGe HBT 소자를 설계할 경우, ① 베이스가 이온주입 공정이 아닌 결정 성장법에 의해 형성되므로 베이스 두께를 0.02㎛까지 조절 가능하고, ② Si보다 에너지 밴드 갭이 작은 SiGe를 베이스 박막으로 사용하고 있을 뿐 아니라 Ge 함량과 그 분포 프로파일을 임의로 조작하여 간단히 소자의 전류이득과 동작속도는 향상시키고 동작전류는 감소시킬 수 있으므로 저전력화가 가능하며, ③ 1㎛의 사진식각 기술로 1㎛의 자기정렬된 에미터 폭을 형성하여 동작속도를 60ＧＨｚ 이상까지 구현할 수 있게 되므로 공정의 난이도 측면에서 매우 유리할 뿐 아니라 동작속도 개선에도 획기적이라는 잇점이 있다.In the case of designing SiGe HBT device as described above, ① base is formed by crystal growth method, not ion implantation process, so the base thickness can be adjusted to 0.02㎛, and ② SiGe, which has a smaller energy band gap than Si, is used as the base thin film. In addition, the Ge content and its distribution profile can be arbitrarily manipulated to improve the current gain and operation speed of the device and to reduce the operating current, thus enabling low power consumption. By forming the emitter width, the operating speed can be realized up to 60ＧHｚ or more, which is very advantageous in terms of difficulty of the process and also breakthrough in improving the operating speed.
그러나 상기와 같이 소자 설계를 이룰 경우 역시 소자의 동작속도 개선이라는 측면에서는 다음과 같은 한계가 발생된다.However, when the device design is achieved as described above, the following limitations occur in terms of improving the operation speed of the device.
일반적으로 SiGe HBT 소자의 속도 특성을 나타내는 차단주파수(fT:Cutoff Frequency)는 아래의 식(1)과 같이 표현된다.In general, a cutoff frequency (f T : Cutoff Frequency) representing a speed characteristic of a SiGe HBT device is expressed by Equation (1) below.
fT= 1/(2π·τec)(at τec= τE+ τB+ τC+ τ'C)--------식(1)f T = 1 / (2π · τ ec ) (at τ ec = τ E + τ B + τ C + τ ' C ) -------- Equation (1)
여기서, τec는 소자의 속도 특성을 결정하는 인자(factor)로서 전자가 에미터(E)에서 컬렉터(C)까지 통과하는데 걸리는 시간(trnsit time)을 나타내고, τE는 에미터 통과 시간을, τB는 베이스 통과 시간을, τC는 컬렉터 통과 시간을 그리고 τ'C는 베이스-컬렉터 충방전 시간을 각각 나타낸다.Here, τ ec is a factor for determining the speed characteristic of the device, and represents the trnsit time for electrons to pass from the emitter (E) to the collector (C), τ E is the emitter transit time, τ B is the base pass time, τ C is the collector pass time, and τ ' C is the base-collector charge and discharge time, respectively.
상기 컬렉터 통과 시간 τC는 컬렉터 영역의 저항과 기생용량의 함수로 나타나는데, 컬렉터 저항은 도 1에서 알 수 있듯이 각 컬렉터 영역의 저항의 합, Rc1 + Rc2 + Rc3로 나타난다. 이때, Rc2와 Rc3을 나타내는 콜렉터영역은 N+형 매몰층(12)과 외부전극에 연결되는 N+형 씽커(18)가 형성된 영역으로서, 이 영역들 내에는 고농도 불순물이 존재하므로 콜렉터 저항 성분에 큰 영향을 주지 않는다. 하지만 Rc1을 나타내는 콜렉터영역은 소자의 항복전압을 결정하는 중요한 부분으로서, 저항 Rc1을 낮추면 주파수 특성은 개선되는 반면 항복전압이 낮아지게 되고, 저항을 높히면 항복전압은 높아지는 반면 주파수 특성은 저하되는 일명, trade-off 특성이 나타나므로, 소자 설계시 일반적으로 요구되는 항복전압 특성에 맞게 Rc1을 고정시켜 주어야 한다.The collector transit time τ C is expressed as a function of the resistance and parasitic capacitance of the collector region, and the collector resistance is represented by the sum of the resistances of each collector region, Rc1 + Rc2 + Rc3, as shown in FIG. At this time, the collector regions representing Rc2 and Rc3 are regions in which the N + type buried layer 12 and the N + type sinker 18 connected to the external electrode are formed, and high concentration impurities are present in these regions, which greatly affects the collector resistance component. Does not give. However, the collector region representing Rc1 is an important part for determining the breakdown voltage of the device.Reducing the resistance Rc1 improves the frequency characteristic but lowers the breakdown voltage.Increasing the resistance increases the breakdown voltage while decreasing the frequency characteristic. Because of the trade-off characteristics, Rc1 should be fixed according to the breakdown voltage characteristics normally required in device design.
동일 구조상에서의 항복전압 특성은 불순물 주입량에 따라 결정되나 구조적으로도 많은 영향을 받게 되는데, 통상 베이스-콜렉터 접합간의 곡률반경이 작을수록 즉, 평면접합 구조를 이루는 경우가 그렇지 않은 경우 즉, 곡률반경이 큰 경우에 비해 항복전압 특성이 좋은 것으로 알려져 있다. 이는 전자의 경우(평면접합을 이루는 경우)가 후자의 경우에 비해 전계 집중이 작기 때문이다. 도 1에서는 참조부호 α로 표시된 부분이 평면접합 구조를 이루는 곡률반경이 작은 영역을 나타내고, 참조부호 β로 표시된 부분이 곡률반경이 큰 영역을 나타낸다.The breakdown voltage characteristic of the same structure is determined by the amount of impurity implantation, but it is also affected structurally. In general, the smaller the radius of curvature between the base-collector junctions, that is, when the planar junction structure is not, that is, the radius of curvature is different. It is known that the breakdown voltage characteristic is better than this large case. This is because the former (in case of plane junction) has a smaller electric field concentration than the latter. In Fig. 1, a portion indicated by reference numeral α represents a region having a small curvature radius, which forms a planar junction structure, and a portion indicated by reference numeral β represents a region having a large radius of curvature.
하지만 도 1에 제시된 SiGe HBT 소자의 경우, 베이스-콜렉터 접합의 항복전압이 전계가 구조적으로 집중되는 가장자리 부근(참조부호 β로 표시된 부분)에서 결정되므로, 가장자리부의 전계 밀집도를 고려하여 평면접합에 의한 항복전압 설계치보다 높게 Rc1을 설계하는 방식으로 소자를 설계해 주어야 하기 때문에 이것이주파수 특성을 저하시키는 요인으로 작용하게 되어, 현 상태에서는 더 이상의 동작속도 향상을 기대하기 어렵다는 문제가 발생된다.However, in the case of the SiGe HBT device shown in FIG. 1, the breakdown voltage of the base-collector junction is determined near the edge where the electric field is structurally concentrated (indicated by the reference symbol β). Since the device must be designed in such a manner that Rc1 is designed to be higher than the breakdown voltage design value, this acts as a factor to deteriorate the frequency characteristic.
이에 본 발명의 목적은, SiGe HBT 소자 설계시 에미터 직하 부분의 컬렉터 영역 에피택셜층 내에 N+형 매몰층과 접하는 N+ 영역을 별도 더 형성하여 Rc1 영역의 농도를 기존대비 국부적으로 증가시켜 주므로써, 항복전압 특성에는 영향을 주지 않으면서도 소자의 주파수 특성인 차단주파수를 향상시킬 수 있도록 해서 소자의 속도 특성을 향상시킬 수 있도록 한 HBT 소자를 제공함에 있다.Accordingly, an object of the present invention is to additionally form an N + region in contact with an N + type buried layer in the collector region epitaxial layer directly below the emitter when designing a SiGe HBT device to locally increase the concentration of the Rc1 region, The present invention provides an HBT device capable of improving the speed characteristic of the device by improving the cutoff frequency, which is the frequency characteristic of the device, without affecting the breakdown voltage characteristic.
도 1은 종래의 SiGe HBT(Hetero-Bipolar Transistor) 소자 구조를 도시한 단면도,1 is a cross-sectional view showing a structure of a conventional SiGe Hetero-Bipolar Transistor (HBT) device;
도 2a 내지 도 2c는 도 1의 HBT 소자 제조방법을 보인 공정순서도,2a to 2c is a process flowchart showing the method of manufacturing the HBT device of FIG.
도 3은 본 발명에 의한 SiGe HBT 소자 구조를 도시한 단면도,3 is a cross-sectional view showing a SiGe HBT device structure according to the present invention;
도 4a 내지 도 4c는 도 3의 HBT 소자 제조방법을 보인 공정순서도이다.4A to 4C are process flowcharts showing the HBT device manufacturing method of FIG. 3.
상기 목적을 달성하기 위하여 본 발명에서는, P형 반도체 기판; 상기 기판 상에 형성된 N형 에피택셜층; 상기 에피택셜층 상의 활성영역중, 진성영역(A)과 콜렉터영역(B)으로 사용될 부분을 제외한 나머지 영역에 형성된 필드산화막; 진성영역(A)과 콜렉터영역(B) 하단의 상기 반도체 기판과 상기 에피택셜층의 경계면에 형성되며, 일부는 상기 에피택셜층을 치고 들어가 성장되고 또 다른 일부는 상기 기판을 치고 들어가도록 성장된 N+형 매몰층; 상기 N+형 매몰층과 접하도록 콜렉터영역(B)으로 사용될 부분의 상기 에피택셜층 내에 형성된 N+형 씽커; 상기 N+형 매몰층과 접하도록 진성영역(A)으로 사용될 부분의 상기 에피택셜층 내에 형성된 N+ 영역; 진성영역(A) 내의 상기 N+ 영역과 상기 에피택셜층 상에 형성된 SiGe 박막 구조의 베이스; 상기 베이스와 소정 부분 오버랩되도록 진성영역(A) 인접부의 일측 필드산화막 상에 형성된 실리사이드막; 상기 N+ 영역 상단의 상기 베이스 표면이 일부 노출되도록 상기 결과물 상에 형성된 산화막; 상기 베이스의 표면 노출부에 형성된 N+형 폴리실리콘 재질의 에미터; 상기 에미터에 접속된 에미터 전극; 상기 산화막을 관통하여 상기 실리사이드막에 접속된 베이스전극 및 상기 N+형 싱커에 접속되는 콜렉터전극을 포함하는 HBT 소자가 제공된다.In order to achieve the above object, in the present invention, a P-type semiconductor substrate; An N-type epitaxial layer formed on the substrate; A field oxide film formed in the remaining regions of the active region on the epitaxial layer except for portions to be used as intrinsic region (A) and collector region (B); It is formed on the interface between the semiconductor substrate and the epitaxial layer at the bottom of the intrinsic region (A) and the collector region (B), a part is grown to hit the epitaxial layer and the other part is grown to hit the substrate An N + type buried layer; An N + type sinker formed in the epitaxial layer of a portion to be used as the collector region B so as to contact the N + type buried layer; An N + region formed in the epitaxial layer of a portion to be used as an intrinsic region (A) so as to contact the N + type buried layer; A base of a SiGe thin film structure formed on the N + region and the epitaxial layer in intrinsic region (A); A silicide film formed on one field oxide film adjacent to the intrinsic region A so as to overlap a predetermined portion of the base; An oxide film formed on the resultant portion to partially expose the base surface on the top of the N + region; An emitter made of N + type polysilicon material formed on the surface exposed portion of the base; An emitter electrode connected to the emitter; An HBT element is provided which includes a base electrode connected to the silicide film and a collector electrode connected to the N + type sinker through the oxide film.
이때, N+ 영역보다는 N+형 씽크가 그리고 N+형 씽크보다는 N+형 매몰층이 더 높은 불순물 도핑 농도를 가지도록 소자 설계를 이루는 것이 바람직하다.In this case, it is preferable to design the device such that the N + type sink rather than the N + region and the N + type buried layer than the N + type sink have a higher impurity doping concentration.
상기 구조를 가지도록 SiGe HBT 소자를 제조할 경우, 평면접합을 이루는 진성영역에 별도 더 형성된 N+ 영역으로 인해 이 부분의 불순물 농도 분포를 기존대비 국부적으로 증가시킬 수 있게 되므로 항복전압 특성은 기존과 동일하게 가져가면서 Rc1 저항만을 Rc1'으로 낮출 수 있게 된다. 그 결과, 종래대비 주파수 특성을 향상시킬 수 있게 된다.When the SiGe HBT device is manufactured to have the above structure, the breakdown voltage characteristic is the same as that of the existing impurity concentration distribution in the region due to the additionally formed N + region in the intrinsic region forming the planar junction. In this case, only Rc1 resistance can be lowered to Rc1 '. As a result, it is possible to improve the frequency characteristics compared to the conventional.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail a preferred embodiment of the present invention.
도 3은 본 발명에서 제안된 SiGe HBT 소자 구조를 도시한 단면도이다.3 is a cross-sectional view showing the structure of the SiGe HBT device proposed in the present invention.
상기 단면도에 의하면, 본 발명에서 제안된 SiGe HBT 소자는 P형 반도체 기판(10) 상에는 N형 에피택셜층(14)이 성장되고, 상기 에피택셜층 상의 활성영역중, 진성영역(A)과 콜렉터영역(B)으로 사용될 부분을 제외한 나머지 영역에는 필드산화막(16)이 형성되며, 진성영역(A)과 콜렉터영역(B) 하측의 상기 기판(10)과 에피택셜층(14) 간의 경계면에는 N+형 매몰층(12)이 놓이고, 콜렉터영역(B)으로 사용될 부분의 상기 에피택셜층(14) 내에는 N+형 매몰층(12)과 접하도록 N+형 씽커(sinker)가 형성되며, 진성영역(A)으로 사용될 부분의 상기 에피택셜층(14) 내에는 N+형 매몰층(12)과 접하도록 N+ 영역(18a)이 형성되고, 진성영역(A) 내의 상기 N+ 영역(18a)과 에피택셜층(14) 상에는 SiGe 박막 구조의 베이스(20)가 형성되며, 진성영역(A) 인접부의 일측 필드산화막(16) 상에는 베이스와 소정 부분 오버랩되도록 실리사이드막(22)이 형성되고, 상기 결과물 상에는 베이스(20) 표면이 일부 노출되도록 산화막(24)이 형성되며, 상기 베이스(20)의 표면 노출부에는 N+형 폴리실리콘 재질의 에미터(26)가 형성되고, 상기 산화막(24)을 관통해서는 실리사이드막(22)에 접속되는 베이스전극(미도시)과 N+형 싱커(18)에 접속되는 콜렉터전극(미도시) 및 상기 에미터(26)에 접속되는 에미터전극(미도시)이 각각 개별적으로 형성되어 있는 구조로 이루어져 있음을 알 수 있다.According to the above sectional view, in the SiGe HBT device proposed in the present invention, an N-type epitaxial layer 14 is grown on a P-type semiconductor substrate 10, and an intrinsic region A and a collector are formed of active regions on the epitaxial layer. The field oxide film 16 is formed in the remaining region except for the portion to be used as the region B, and N + is formed at the interface between the substrate 10 and the epitaxial layer 14 below the intrinsic region A and the collector region B. An N + type sinker is formed in the epitaxial layer 14 in the portion to be used as the collector region B, and the N + type sinker is formed in the intrinsic region. In the epitaxial layer 14 of the portion to be used as (A), an N + region 18a is formed to contact the N + type buried layer 12, and the N + region 18a and epitaxial in the intrinsic region A are formed. A base 20 having a SiGe thin film structure is formed on the shir layer 14, and a base and a small size are formed on one field oxide film 16 adjacent to the intrinsic region A. The silicide layer 22 is formed to partially overlap, and the oxide layer 24 is formed to partially expose the surface of the base 20 on the resultant, and the N + -type polysilicon emitter is formed on the surface exposed portion of the base 20. And a base electrode (not shown) connected to the silicide film 22 and a collector electrode (not shown) connected to the N + type sinker 18 and the emitter (26) formed therethrough. It can be seen that the emitter electrode (not shown) connected to 26 is formed separately from each other.
이때, 상기 N+ 영역(18a)은 상기 N+형 씽크(18)보다 낮은 불순물 도핑 농도를 가지도록 설계되고, N+형 씽크(18)는 상기 N+형 매몰층(12)보다 낮은 불순물 도핑 농도를 가지도록 설계된다.In this case, the N + region 18a is designed to have a lower impurity doping concentration than the N + type sink 18, and the N + type sink 18 has a lower impurity doping concentration than the N + type buried layer 12. Is designed.
따라서, 상기 구조의 SiGe HBT 소자는 도 4a 내지 도 4c에 제시된 공정순서도에서 알 수 있듯이 다음의 제 3 단계 공정을 거쳐 제조된다.Therefore, the SiGe HBT device having the above structure is manufactured through the following third step process, as can be seen from the process flow chart shown in FIGS. 4A to 4C.
제 1 단계로서, 도 4a와 같이 P형 반도체 기판(10) 내의 소정 부분에 고체확산법으로 N+형 매몰층을 형성한 후, 상기 결과물 상에 N형 에피택셜층(14)을 성장시킨다. 이 과정에서, N+형 매몰층을 이루는 N형 불순물의 일부가 에피택셜층(14)내로 치고 들어가 성장되므로, 에피택셜층(14) 형성이 완료되면 도시된 바와 같이 N+형 매몰층(12)이 에피택셜층(14)과 기판(10)의 계면 상에서 일정 두께를 가지도록 성장되게 된다.As a first step, as shown in FIG. 4A, an N + type buried layer is formed in a predetermined portion of the P type semiconductor substrate 10 by a solid diffusion method, and then an N type epitaxial layer 14 is grown on the resultant. In this process, some of the N-type impurities forming the N + -type buried layer are grown by hitting into the epitaxial layer 14, so that when the epitaxial layer 14 is formed, the N + -type buried layer 12 is formed as shown. The epitaxial layer 14 is grown to have a predetermined thickness on the interface between the substrate 10 and the substrate 10.
제 2 단계로서, 도 4b와 같이 로커스(LOCOS) 공정을 적용해서 기판(10) 상의 활성영역중, 진성영역(A)과 콜렉터영역(B)으로 사용될 부분을 제외한 나머지 영역에 필드산화막(16)을 형성한다. 그 결과, 진성영역(A)과 콜렉터영역(B)의 에피텍셜층(14) 표면만이 노출되게 된다. 이어, 콜렉터영역(B)의 에피택셜층(14) 표면 상으로 N형 불순물을 이온주입한 후, 진성영역(A)의 에피택셜층(14) 표면 상으로 다시 콜렉터영역 상으로 주입된 불순물보다 도핑 농도가 낮은 N형 불순물을 이온주입하고, 확산 공정을 실시하여 콜렉터영역(B)에는 N+ 매몰층(12)과 접하는 N+형 씽커(18)를 그리고 진성영역(A)에는 N+ 매몰층(12)과 접하는 N+ 영역(18a)을 각각 형성한다. 그후, 진성영역(A) 내의 N+ 영역(18a)과 에피택셜층(14) 상에 SiGe 박막 구조의 베이스(20)를 형성한다. 이때, 상기 N+ 영역(18a)은 이후 형성될 에미터 직하 부분에만 놓이도록 형성하는 것이 바람직하다.As a second step, the field oxide film 16 is applied to the remaining regions of the active region on the substrate 10 except the portions to be used as the intrinsic region A and the collector region B by applying a LOCOS process as shown in FIG. 4B. To form. As a result, only the epitaxial layer 14 surface of the intrinsic region A and the collector region B is exposed. Subsequently, after ion implantation of N-type impurities onto the epitaxial layer 14 surface of the collector region B, the impurity implanted back onto the surface of the epitaxial layer 14 of the intrinsic region A is applied to the collector region. N-type impurities having a low doping concentration are ion-implanted, and a diffusion process is performed to form an N + type sinker 18 in contact with the N + buried layer 12 in the collector region B, and an N + buried layer 12 in the intrinsic region A. N + regions 18a in contact with each other are formed. Thereafter, the base 20 of the SiGe thin film structure is formed on the N + region 18a and the epitaxial layer 14 in the intrinsic region A. In this case, it is preferable to form the N + region 18a so as to lie only in a portion directly under the emitter to be formed later.
이와 같이 에미터 직하 부분의 에피택셜층(14) 내에만 선택적으로 N+ 영역(18a)을 더 형성한 것은 이 부분의 불순물 농도를 기존대비 국부적으로 증가시키더라도 베이스-콜렉터 접합의 항복전압은 전계가 구조적으로 집중되는 가장자리 부근(참조부호 β로 표시된 부분)에서 결정되므로, 항복전압 특성은 기존과 동일하게 가져가면서 Rc1 저항을 Rc1'으로 낮출 수 있기 때문이다.The additional formation of the N + region 18a selectively only in the epitaxial layer 14 directly below the emitter indicates that the breakdown voltage of the base-collector junction is increased even though the impurity concentration of the portion is locally increased. This is because the breakdown voltage characteristic can be reduced to Rc1 'while bringing the breakdown voltage characteristic to the same as before, because it is determined near the structurally concentrated edge (part indicated by the reference numeral β).
제 3 단계로서, 도 4c와 같이 진성영역(A) 인접부의 필드산화막(16)중, 일측상에만 선택적으로 베이스(20)와 소정 부분 오버랩되는 구조의 실리사이드막(22)을 형성한 후, 그 전면에 베이스(20) 표면이 일부 노출되도록 산화막(24)을 형성한다. 이때, 상기 실리사이드막(22)은 베이스 저항을 낮추기 위해 형성한 것이다. 이어, N형 불순물(As)이 도핑된 폴리실리콘막 증착 및 이의 식각 공정을 거쳐 베이스(20)의 표면 노출부에 접하는 N+형 폴리실리콘 재질의 에미터(26)를 형성하고, 실리사이드막(22) 표면과 콜렉터영역(B)의 N+형 씽커(18) 표면이 각각 소정 부분 노출되도록 산화막(24)을 식각한 다음, 금속막 증착 및 이의 식각공정을 거쳐 실리사이드막(22)에 접하는 금속전극(베이스전극)과 에미터(26)에 접하는 금속전극(에미터전극) 및 N+형 싱커(18)에 접하는 금속전극(콜렉터전극)을 각각 형성하므로써 본 공정 진행을 완료한다. 그 결과, 도 1에 제시된 구조의 SiGe HBT 소자가 완성된다.As a third step, after forming the silicide film 22 having a structure partially overlapping the base 20 selectively on only one side of the field oxide film 16 adjacent to the intrinsic region A as shown in FIG. An oxide film 24 is formed on the entire surface such that the surface of the base 20 is partially exposed. In this case, the silicide layer 22 is formed to lower the base resistance. Subsequently, an N + -type polysilicon emitter 26 is formed to contact the surface exposed portion of the base 20 through a process of depositing a polysilicon layer doped with N-type impurities (As) and etching thereof, and then the silicide layer 22 The oxide film 24 is etched to expose a predetermined portion of the surface and the surface of the N + type sinker 18 in the collector region B, and then the metal electrode is in contact with the silicide film 22 through a metal film deposition and an etching process thereof. This process is completed by forming a metal electrode (emitter electrode) in contact with the base electrode) and the emitter 26 and a metal electrode (collector electrode) in contact with the N + type sinker 18, respectively. As a result, a SiGe HBT device having the structure shown in FIG. 1 is completed.
이와 같이 SiGe HBT 소자를 설계할 경우, 평면접합을 이루는 진성영역(A)에 N+ 영역(18a)이 더 형성되어 있어, 이 부분의 불순물 농도 분포를 기존대비 국부적으로 증가시킬 수 있게 되므로 항복전압 특성은 기존과 동일하게 가져가면서도 Rc1 저항을 Rc1'으로 낮출 수 있게 된다.As described above, when the SiGe HBT device is designed, the N + region 18a is further formed in the intrinsic region A forming the planar junction, so that the impurity concentration distribution in this portion can be locally increased compared to the conventional breakdown voltage characteristics. While taking the same as before, the Rc1 resistance can be lowered to Rc1 '.
그 결과, 항복전압 특성에는 영향을 주지 않으면서도 주파수 특성을 개선시킬 수 있게 되므로, 도 1의 구조로 소자를 설계할 때보다 속도 특성을 향상시킬 수 있게 된다.As a result, the frequency characteristic can be improved without affecting the breakdown voltage characteristic, so that the speed characteristic can be improved than when the device is designed with the structure of FIG.
이상에서 살펴본 바와 같이 본 발명에 의하면, 에미터 직하 부분의 컬렉터영역 에피택셜층 내에 N+형 매몰층과 접하는 N+ 영역이 더 구비되도록 SiGe HBT 소자 구조를 변경하므로써, 항복전압 특성을 기존과 동일하게 가져가면서도 Rc1 저항을 Rc1'으로 낮출 수 있게 되므로, 종래대비 주파수 특성을 개선할 수 있을 뿐 아니라 이로 인해 소자의 속도 특성 또한 향상시킬 수 있게 된다.As described above, according to the present invention, the breakdown voltage characteristics are maintained in the same manner as the SiGe HBT device structure is changed so that the N + region in contact with the N + type buried layer is further provided in the collector region epitaxial layer directly under the emitter. In addition, since the Rc1 resistance can be lowered to Rc1 ', not only the frequency characteristic can be improved, but also the speed characteristic of the device can be improved.
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