KR100384835B1 - Input/Output line precharge circuit in a memory device - Google Patents
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Abstract
본 발명은 버스트 오퍼레이션시 입출력라인의 프리차지 시간을 단축시키므로써 오동작 없이 고속 구동이 가능한 메모리 장치를 제공하고자 하는 것으로, 이를 위한 본 발명은, 버스트 오퍼레이션을 지원하는 동기식 반도체메모리장치에 있어서, 컬럼선택회로를 통해 비트라인에 연결된 한쌍의 로컬입출력라인; 스위칭소자를 통해 상기 로컬입출력라인에 연결된 한쌍의 글로벌입출력라인; 상기 한쌍의 글로벌입출력라인에 연결된 입출력라인 감지증폭기; 상기 입출력라인 감지증폭기에 근접하게 배치되어 글로벌입출력라인을 프리차지하는 제1프리차지수단; 상기 컬럼선택기와 상기 스위칭소자 사이에 배치되어 상기 로컬입출력라인을 프리차지하는 제2프리차지수단을 구비하여, 상기 제1 및 제2 프리차지수단을 통해 버스트 오퍼레이션에서 프리차지 동작을 구현하는 것을 특징으로 한다.The present invention is to provide a memory device capable of high-speed driving without malfunction by reducing the pre-charge time of the input and output line during the burst operation, the present invention for the synchronous semiconductor memory device supporting a burst operation, column selection A pair of local I / O lines connected to the bit lines via circuitry; A pair of global I / O lines connected to the local I / O line through a switching element; An input / output line detection amplifier connected to the pair of global input / output lines; First precharge means disposed in proximity to the input / output line detection amplifier to precharge a global input / output line; And a second precharge means disposed between the column selector and the switching element to precharge the local I / O line, thereby implementing a precharge operation in a burst operation through the first and second precharge means. do.
Description
본 발명은 반도체메모리장치의 입출력라인 프리챠지 회로에 관한 것으로, 더욱 상세하게는 버스트 오퍼레이션(burst operation)시 읽기 및 쓰기 동작 사이에 데이터 입출력라인을 프리차지 하는 회로에 관한 것이다.The present invention relates to an input / output line precharge circuit of a semiconductor memory device, and more particularly, to a circuit for precharging a data input / output line between read and write operations during a burst operation.
잘 알려진 바와 같이 동기식 DRAM 등의 반도체메모리장치는 고속 동작을 구현하기 위하여 복수의 데이터 입출력이 연속적으로 이루어지는 버스트 오퍼레이션을 수행하게 된다. 또한, 버스트 오퍼레이션 등을 위해 데이터 입출력라인이 스위칭소자를 통해 상호 접속되는 로컬입출력라인과 글로벌입출력라인으로 구분되어 사용되어 진다.As is well known, a semiconductor memory device such as a synchronous DRAM performs a burst operation in which a plurality of data inputs and outputs are continuously performed to implement a high speed operation. In addition, a data input / output line is divided into a local I / O line and a global I / O line which are interconnected through a switching element for a burst operation.
도 1은 종래기술에 따른 메모리장치에서의 코어(CORE) 관련 회로배치도로서, 입출력라인을 로컬입출력라인과 글로벌입출력라인으로 구분하여 사용하는 경우에 있어, 입출력라인의 프리차지 회로 위치를 보여준다.FIG. 1 is a circuit arrangement diagram related to cores in a memory device according to the related art, and illustrates a precharge circuit location of an input / output line when an input / output line is divided into a local input / output line and a global input / output line.
도 1을 참조하면, 메모리셀(MC)(110)은 워드라인(WL)과 비트라인(BL)에 연결되고, 한쌍의 비트라인쌍(BL, BLb)은 비트라인 감지증폭기(BLSA)(120)에 연결됨과 아울러 컬럼선택기(Column selector)(130)를 거쳐 한쌍의 로컬입출력라인(LIO, LIOb)에 연결된다. 상기 로컬입출력라인(LIO, LIOb)은 입출력라인스위치(IOSW, 140)를 거쳐 한쌍의 글로벌입출력라인(GIO, GIOb)에 연결되고, 상기 글로벌입출력라인(GIO, GIOb)은 입출력라인 감지증폭기(IOSA)(150)를 거쳐 출력된다. 컬럼선택기(130)은 컬럼선택신호라인(Y select)에 게이트가 접속된 MOS 트랜지스터로 구성되어 있다.Referring to FIG. 1, a memory cell MC 110 is connected to a word line WL and a bit line BL, and a pair of bit line pairs BL and BLb are connected to a bit line sense amplifier BLSA 120. ) And a pair of local input / output lines (LIO, LIOb) via a column selector (130). The local input / output lines LIO and LIOb are connected to a pair of global input / output lines GIO and GIOb via input / output line switches IOSW 140 and the global input / output lines GIO and GIOb are input / output line sensing amplifiers IOSA. Is output through 150). The column selector 130 is composed of a MOS transistor having a gate connected to the column select signal line Y select.
한편, 버스트 오퍼레이션시 읽기 혹은 쓰기 동작 사이에 입출력라인을 프리차지하여 주어야 하는 바, 이를 위해 종래에는 글로벌입출력라인(GIO, GIOb)에 프리챠지 회로(160)를 연결시키고, 그 배치 위치는 입출력라인 감지증폭기(IOSA)(150) 근처로 하고 있었다.Meanwhile, the input / output line should be precharged between read or write operations during a burst operation. For this purpose, the precharge circuit 160 is connected to the global input / output lines GIO and GIOb, and the arrangement position is an input / output line. It was near the sense amplifier (IOSA) 150.
도 2는 입출력라인 감지증폭기(IOSA)(150) 후단에 연결된 입출력라인 프리챠지 회로(160)의 회로도를 보여주고 있는 바, 프리차지 인에이블신호(Pre_en)에 의해 Vcore 레벨(여기서, Vcore라 함은 비트라인이 High Data Voltage Level인 상태를 의미함)로 한쌍의 글로벌입출력라인(GIO, GIOb)을 프리차지하는 P-MOS 트랜지스터(161, 162)와, 역시 프리차지 인에이블신호(Pre_en)에 의해 한쌍의 글로벌입출력라인(GIO, GIOb)을 이퀄라이즈시키는 P-MOS 트랜지스터(163)로 구성되어 있음을 알수 있다.FIG. 2 is a circuit diagram of an input / output line precharge circuit 160 connected to an input / output line detection amplifier (IOSA) 150. The Vcore level (here, referred to as Vcore) is represented by a precharge enable signal Pre_en. P-MOS transistors 161 and 162 precharge the pair of global input / output lines GIO and GIOb, and also by the precharge enable signal Pre_en. It can be seen that the P-MOS transistor 163 equalizes a pair of global input / output lines GIO and GIOb.
한편, 메모리 셀 어레이의 용량이 커짐에 따라 비트라인 감지증폭기(BLSA)(120)도 많아지고 컬럼선택을 통해 연결되는 입출력라인의 부하(즉, 컬럼선택 게이트 부하 및 배선 부하)도 점점 커지고 있다. 따라서, 정상적인 입출력라인이 비트라인과의 챠지 쉐어링에 의해 디벨럽 시간(develop time)이 증가 할뿐 아니라 프리챠지 시에도 시간 손실이 커지게 된다. 이는 메모리 제품에서 대용량화와 더불어 주요한 지표인 고속화(tCK)에는 점점 취약해지는 구조이다.Meanwhile, as the capacity of the memory cell array increases, the bit line sense amplifier (BLSA) 120 increases, and the load of the input / output lines connected through column selection (that is, the column selection gate load and the wiring load) increases. Therefore, the normal input / output line not only increases the development time due to charging sharing with the bit line but also increases the time loss during precharging. This is a structure that is increasingly vulnerable to high speed (tCK), which is a major indicator in addition to high capacity in memory products.
이를 도3을 통해 좀더 구체적으로 설명한다. 도 3은 워드라인, 비트라인 및입출력라인의 시간에 따른 전압변화를 나타낸다.This will be described in more detail with reference to FIG. 3. 3 shows a voltage change over time of a word line, a bit line, and an input / output line.
워드라인(WL)이 디벨럽되면 1/2 Vcore로 프리챠지되어 있는 한쌍의 비트 라인(BL, BLb)이 메모리 셀의 전하와 비트라인의 부하 전하에 의한 챠지 쉐어링으로 인하여 ΔV 만큼 디벨럽되고, 비트라인 감지증폭기(120)가 동작하면 Vcore 레벨로 벌어진다.When the word line WL is developed, a pair of bit lines BL and BLb precharged to 1/2 Vcore are developed by ΔV due to charge sharing by the charge of the memory cell and the load charge of the bit line. When the bit line sense amplifier 120 operates, the bit line detection amplifier 120 opens to the Vcore level.
이후 컬럼선택신호(YSn)에 의해 특정 컬럼이 선택되면 비트라인의 데이터는 로컬입출력라인(LIO, LIOb)에 실리게 된다. 이 때 로컬입출력라인은 워드라인(WL)이 오프일때 1/2 Vcore 레벨에서 상기 워드라인이 온되면서 Vcore 레벨로 프리챠지되어 있고, 읽기에 의한 컬럼 동작이면 비트라인의 데이터가 입출력라인의 부하에 의한 챠지 쉐어링에 의해 ΔV만 상기 입출력라인에 실린다.Thereafter, when a specific column is selected by the column selection signal YSn, the data of the bit line is loaded on the local I / O lines LIO and LIOb. At this time, the local I / O line is precharged to the Vcore level when the word line is turned on at the half Vcore level when the word line WL is off, and when the column operation is performed by reading, the data of the bit line is applied to the load of the I / O line. Only ΔV is loaded on the input / output line by charge sharing.
이후, 버스트 동작(burst operation)을 위해 내부적으로 다시 입출력라인을 빠른 시간 내에 Vcore 레벨로 프리챠지해야 하는데, 이는 고속화를 달성하기 위한 주요 요소 가운데 하나이다. 즉, 이는 tCK를 빠르게 하는 요점으로서, 어레이 구조를 결정하는 것만큼이나 중요하다. 특히 Vcore 레벨에서의 입출력라인 프리챠지는 쓰기 동작 후 인터럽(interrup)에 의한 읽기 동작시 가장 취약해지는데, 이는 쓰기 동작시에는 입출력라인이 Vcore 레벨로 벌어져 있는 상태이기 때문이다.Afterwards, the input / output line needs to be precharged to the Vcore level within a short time for the burst operation, which is one of the main factors for achieving the high speed. In other words, this is the point of making tCK fast, as important as determining the array structure. In particular, the input / output line precharge at the Vcore level becomes the most vulnerable in the read operation by the interrupt after the write operation, since the input / output line is opened at the Vcore level during the write operation.
동기식 메모리인 SDRAM에서의 tCK를 단축함으로써 고속화를 달성하기 위해서는 메모리 어레이에 데이터를 읽고 쓰는 시간이 중요한 요소가 된다. 이 때, 도 3에서 컬럼선택신호(YSn)가 '하이'인 구간동안 읽기를 하거나 쓰기를 하게 되고 컬럼선택신호가 '로우'인 구간동안 입출력라인을 프리챠지 해야 한다. 즉, tCK를 단축함으로써 고속화를 달성하는 것은 주로 다음의 두가지 요소를 통하여 가능하다고 할 수 있다.In order to achieve high speed by shortening tCK in SDRAM, which is a synchronous memory, time to read and write data to the memory array becomes an important factor. In this case, in FIG. 3, the read / write is performed during the section in which the column select signal YSn is 'high', and the input / output line must be precharged in the section in which the column select signal is 'low'. In other words, it is possible to achieve high speed by shortening tCK mainly through the following two factors.
첫째, 컬럼선택신호(YS)가 '하이'인 시간을 단축하는 것으로서, 이는 읽기에서는 챠지 쉐어링에 의해 비트라인의 데이터가 입출력라인으로 넘어갈 때 한쌍의 입출력라인의 전위차가 입출력라인 감지증폭기가 충분히 '하이' 혹은 '로우'를 인식하는 전위가 될 때까지 특정 컬럼 선택 라인의 YS를 '하이'로 유지하는 것이다.First, the time when the column selection signal YS is 'high' is shortened. In the read mode, when the bit line data is transferred to the I / O line by charge sharing, the potential difference between the pair of I / O lines is sufficient. The YS of a particular column select line remains 'high' until a potential that is high or low is recognized.
둘째, 컬럼선택신호가 '로우'인 구간동안 충분히 입출력라인의 전위가 프리챠지되어 있어야 한다. 그렇지 않으면 후속동작으로 다른 컬럼이 선택되었을 때 기존 컬럼에 의한 데이터를 센싱하게 되어 불량을 유발하게 된다. 이는 바로 tCK의 열화를 가져오게 된다.Second, the potential of the input / output line should be sufficiently precharged during the period where the column select signal is 'low'. Otherwise, when another column is selected as a subsequent operation, data by the existing column will be sensed, causing a failure. This immediately leads to deterioration of tCK.
그런데 고집적도, 대용량화되어 갈수록 입출력선에 연결되는 컬럼 선택 회로의 수는 점점 증가하거나 입출력선의 길이가 길어지게 되어 그 부하가 증가할 수 밖에 없고, 이로 인하여 읽기/쓰기 동작을 하는 경우 읽기/쓰기 동작을 수행하는 입출력라인의 전위차가 동일 시간 대비 점점 작아지게 된다. 뿐만 아니라 프리챠지하는 시간도 길어지게 된다. 이를 해결하기 위하여 종래(도 1 및 도 2 참조)에는 입출력라인 감지증폭기 옆의 입출력라인 프리챠지 회로의 사이즈를 키워 해결하였으나 이 또한 한계가 있다.However, as the density becomes higher and the capacity becomes larger, the number of column select circuits connected to the input / output line increases gradually or the length of the input / output line becomes longer, which inevitably increases the load, and thus the read / write operation when the read / write operation is performed. The potential difference between the input and output lines that perform the operation becomes smaller than the same time. It also takes longer to precharge. In order to solve this problem (refer to FIGS. 1 and 2), the size of the input / output line precharge circuit next to the input / output line detection amplifier is increased to solve the problem.
이에, 본 발명의 목적은 버스트 오퍼레이션시 입출력라인의 프리차지 시간을단축시키므로써 오동작 없이 고속 구동이 가능한 메모리 장치를 제공하는데 있다.Accordingly, an object of the present invention is to provide a memory device capable of high-speed driving without malfunction by shortening the precharge time of an input / output line during a burst operation.
도 1은 종래의 메모리장치에서의 코어(CORE) 관련 회로 배치도,1 is a layout view of a circuit related to cores in a conventional memory device;
도 2는 도 1의 워드라인, 비트라인 및 입출력라인의 시간에 따른 전압파형도,2 is a voltage waveform diagram of a word line, a bit line, and an input / output line of FIG. 1 according to time;
도 3은 종래기술에 따라 글로벌입출력라인 센스앰프 후단에 연결된 글로벌입출력라인 프리챠지 회로도,3 is a global input / output line precharge circuit diagram connected to a rear end of a global input / output line sense amplifier according to the related art;
도 4는 본 발명의 일실시예에 따른 메모리장치에서의 코어(CORE) 관련 회로 배치도,4 is a circuit diagram illustrating a core related to a core in a memory device according to an embodiment of the present invention;
도 5는 본 발명에 따른 로컬입출력라인 프리챠지 회로의 실시 회로도.5 is an implementation circuit diagram of a local I / O line precharge circuit according to the present invention;
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
110 : 메모리 셀 120 : 비트라인 감지 증폭기110: memory cell 120: bitline sense amplifier
130 : 컬럼 선택기 140 : 입출력라인스위치130: column selector 140: I / O line switch
150 : 입출력라인감지증폭기 160 : 입출력라인 프리챠지회로150: input / output line detection amplifier 160: input / output line precharge circuit
400 : 입출력라인 프리챠지 보조회로400: I / O line precharge auxiliary circuit
상기의 목적을 달성하기 위한 본 발명은, 버스트 오퍼레이션을 지원하는 동기식 반도체메모리장치에 있어서, 컬럼선택회로를 통해 비트라인에 연결된 한쌍의 로컬입출력라인; 스위칭소자를 통해 상기 로컬입출력라인에 연결된 한쌍의 글로벌입출력라인; 상기 한쌍의 글로벌입출력라인에 연결된 입출력라인 감지증폭기; 상기 입출력라인 감지증폭기에 근접하게 배치되어 글로벌입출력라인을 프리차지하는 제1프리차지수단; 상기 컬럼선택기와 상기 스위칭소자 사이에 배치되어 상기 로컬입출력라인을 프리차지하는 제2프리차지수단을 구비하여, 상기 제1 및 제2 프리차지수단을 통해 버스트 오퍼레이션에서 프리차지 동작을 구현하는 것을 특징으로 한다.According to an aspect of the present invention, there is provided a synchronous semiconductor memory device supporting burst operations, comprising: a pair of local input / output lines connected to a bit line through a column selection circuit; A pair of global I / O lines connected to the local I / O line through a switching element; An input / output line detection amplifier connected to the pair of global input / output lines; First precharge means disposed in proximity to the input / output line detection amplifier to precharge a global input / output line; And a second precharge means disposed between the column selector and the switching element to precharge the local I / O line, thereby implementing a precharge operation in a burst operation through the first and second precharge means. do.
바람직하게, 상기 제2프라치지수단은 상기 한쌍의 로컬입출력라인을 이퀄라이즈시키는 트랜지스터를 포함하는 것을 특징으로 한다.Preferably, the second latch means comprises a transistor for equalizing the pair of local I / O lines.
바람직하게, 제1프리차지수단은 상기 한쌍의 글로벌입출력라인을 이퀄라이즈 및 프리차지하는 다수의 트랜지스터를 포함하는 것을 특징으로 한다.Preferably, the first precharge means includes a plurality of transistors for equalizing and precharging the pair of global input / output lines.
바람직하게, 상기 제1 및 제2 프리차지수단은 동일한 프리차지 제어신호에 의해 인에이블 및 디스에이블되는 것을 특징으로 한다.Preferably, the first and second precharge means are enabled and disabled by the same precharge control signal.
바람직하게, 버스트 오퍼레이션에서 상기 프리차지신호에 의해 상기 제1 및 제2프리차지수단은 읽기 혹은 쓰기 동작의 수행 후 인에이블되며, 읽기 혹은 쓰기 동작의 수행전 디스에이블되는 것을 특징으로 한다.Preferably, in the burst operation, the first and second precharge means are enabled after performing a read or write operation by the precharge signal, and are disabled before performing a read or write operation.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. .
도 4은 본 발명에 따른 입출력라인 프리차지 스킴(scheme)을 설명하기 위한 메모리장치의 코어(CORE) 관련 회로 배치도로서, 종래기술과 동일한 구성요소에 대해서는 동일한 참조번호를 부여하였다. 도 4에 도시된 본 발명에서는 로컬입출력라인(LIO, LIOb)에 보조 프리차지 회로(400)을 구비하고 있음에 주목하여야 한다.FIG. 4 is a circuit layout diagram related to cores of a memory device for explaining an input / output line precharge scheme according to the present invention, and like reference numerals denote like elements. In the present invention illustrated in FIG. 4, it should be noted that the auxiliary precharge circuit 400 is provided in the local input / output lines LIO and LIOb.
도 4를 참조하면, 메모리셀(MC)(110)은 워드라인(WL)과 비트라인(BL)에 연결되고, 한쌍의 비트라인쌍(BL, BLb)은 비트라인 감지증폭기(BLSA)(120)에 연결됨과 아울러 컬럼선택기(Column selector)(130)를 거쳐 한쌍의 로컬입출력라인(LIO, LIOb)에 연결된다. 상기 로컬입출력라인(LIO, LIOb)은 입출력라인스위치(IOSW, 140)를 거쳐 한쌍의 글로벌입출력라인(GIO, GIOb)에 연결되고, 상기 글로벌입출력라인(GIO, GIOb)은 입출력라인 감지증폭기(IOSA)(150)를 거쳐 출력된다. 컬럼선택기(130)는 컬럼선택신호라인(Y select)에 게이트가 접속된 MOS 트랜지스터로 구성되어 있다.Referring to FIG. 4, a memory cell MC 110 is connected to a word line WL and a bit line BL, and a pair of bit line pairs BL and BLb are connected to a bit line sense amplifier BLSA 120. ) And a pair of local input / output lines (LIO, LIOb) via a column selector (130). The local input / output lines LIO and LIOb are connected to a pair of global input / output lines GIO and GIOb via input / output line switches IOSW 140 and the global input / output lines GIO and GIOb are input / output line sensing amplifiers IOSA. Is output through 150). The column selector 130 is constituted by a MOS transistor having a gate connected to the column select signal line Y select.
아울러, 고속 동작을 구현하기 위해서는 보다 짧은 시간동안 버스트 오퍼레이션시 읽기 혹은 쓰기 동작 사이에 입출력라인을 프리차지하여 주는 프리차지 장치를 구비시켜야 하는 바, 이를 위해 본 발명에서는 글로벌입출력라인(GIO, GIOb)을 프리차지하는 프리챠지회로(160)와, 로컬입출력라인(LIO, LIOb)를 프리차지하는 보조프리차지회로(400)가 구비되어 함께 프리차지 동작을 구현하게 된다.In addition, in order to implement high-speed operation, a precharge device for precharging an input / output line between read or write operations during a burst operation for a shorter time should be provided. For this purpose, in the present invention, global input / output lines (GIO, GIOb) are provided. A precharge circuit 160 for precharging and an auxiliary precharge circuit 400 for precharging the local I / O lines LIO and LIOb are provided together to implement a precharge operation.
한편, 메모리장치의 코어 회로부 배치에 있어, 프리차지회로(160)는 입출력라인 감지증폭기(150) 근처에 배치되고, 보조프리차지회로는 상기 컬럼선택기(130)와 입출력라인스위치(140) 사이에 배치된다.Meanwhile, in the arrangement of the core circuit part of the memory device, the precharge circuit 160 is disposed near the input / output line detection amplifier 150, and the auxiliary precharge circuit is disposed between the column selector 130 and the input / output line switch 140. Is placed.
프리차지회로(160)는 도2에 도시된 바와 같이 한쌍의 글로벌입출력라인(GIO, GIOb)을 이퀄라이즈 및 프리차지하는 다수의 트랜지스터로 실시 구성되며, 보조프리차지회로(400)는 도 5에 도시된 바와 같이 한쌍의 로컬입출력라인(LIO, LIOb)을 이퀄라이즈시키는 트랜지스터로 실시 구성된다. 여기서, 각 트랜지스터의 게이트에 인가되는 프리차지 제어신호(Pre_en)는 동일한 신호로 사용할 수도 있고 다른 신호를 사용할 수도 있지만, 소자의 집적도 및 간략화를 위해서는 동일신호를 사용하는 것이 바람직하다. 그리고, 메모리의 읽기 혹은 쓰기 동작의 수행후와 수행전을 검출하여 프리차지 제어신호(Pre_en)를 생성하면 되는 바, 이 기술은 이 분야에 속하는 통상의 지식을 가진 자에게는 용이하게 실시할 수 있는 정도에 해당하여 여기서 그 설명은 생략하기로 한다.As shown in FIG. 2, the precharge circuit 160 includes a plurality of transistors for equalizing and precharging a pair of global input / output lines GIO and GIOb, and the auxiliary precharge circuit 400 is illustrated in FIG. 5. As described above, a transistor is configured to equalize a pair of local input / output lines LIO and LIOb. Here, the precharge control signal Pre_en applied to the gate of each transistor may be used as the same signal or different signals, but it is preferable to use the same signal in order to simplify and simplify the device. The precharge control signal Pre_en may be generated by detecting after and before performing a memory read or write operation. This technique can be easily performed by those skilled in the art. The description thereof will be omitted here.
보조프리차지회로(400)는 한쌍의 로컬입출력라인(LIO, LIOb)을 이퀄라이즈시키는 기능만을 가지며, 프리차지회로(160)와 달리 Vcore 레벨로 프리차지를 수행하지 않는다. 그 이유는 로컬입출력라인(한쌍 중 어느 하나)의 전위가 버스트 오퍼레이션의 읽기 또는 쓰기 동작 중 Vcore 이지만, 워드라인 오프 후(즉, 한 스테이지의 버스트 오퍼레이션이 끝난 후)에는 1/2 Vcore를 갖는 것이 메모리장치 구동에 있어 바람직하기 때문이다.The auxiliary precharge circuit 400 has only a function of equalizing a pair of local input / output lines LIO and LIOb, and does not perform precharge at a Vcore level unlike the precharge circuit 160. The reason is that the potential of the local I / O line (either pair) is Vcore during the read or write operation of the burst operation, but it has 1/2 Vcore after the wordline is off (i.e. after one stage of the burst operation is over). This is because it is preferable for driving a memory device.
상기와 같은 본 발명에 따른 구성은 입출력라인 감지증폭기 후단에 하나의입출력라인 프리챠지 회로만을 연결하여 다수의 입출력라인을 프리챠지해야 했던 종래기술에서의 입출력라인 프리챠지에 대한 부담을 경감할 수 있고, 각각의 입출력라인에 대하여 일대일로 프리챠지를 수행할 수 있기 때문에 입출력라인을 신속히 프리챠지할 수 있는 능력이 극대화된다.The configuration according to the present invention as described above can reduce the burden on the input and output line precharge in the prior art had to precharge a plurality of input and output lines by connecting only one input and output line precharge circuit to the rear end of the input and output line detection amplifier and In addition, since one-to-one precharge is performed on each input / output line, the ability to quickly precharge the input / output line is maximized.
좀 더 구체적으로 말하면 다음과 같다. tCK는 입출력 감지증폭기(150)가 데이터를 읽을 수 있는 시간인 컬럼선택신호가 '하이'시간과, 버스트 오퍼레이션시 타 컬럼에 대한 데이터 감지증폭시 의한 오동작이 발생하지 않도록 하기 위하여 프리챠지를 충분히 하기 위해 걸리는 시간인 컬럼선택신호 '로우'시간의 합으로 결정된다.More specifically, it is as follows. tCK has sufficient precharge in order to prevent malfunction due to the 'high' time of the column selection signal, which is the time when the input / output sense amplifier 150 can read data, and the data sense amplification for another column during a burst operation. This is determined by the sum of the column selection signal 'low' time, which is the time taken for the signal to be received.
그런데, 본 발명에 의한 구성에 의해 위에서 언급한 tCK가 빨라져 고속화가 가능하다. 도 2를 참조하여 설명하면, 읽기 동작을 수행하는 경우 t1 시간동안 입출력라인이 프리챠지되며, 쓰기동작을 수행하는 경우 t2 시간동안 입출력라인이 프리챠지되는데, 본 발명의 구성에 따라 t1과 t2가 단축된다.By the way, the tCK mentioned above is accelerated by the structure by this invention, and it is possible to speed up. Referring to FIG. 2, when the read operation is performed, the input / output line is precharged for t1 time, and when the write operation is performed, the input / output line is precharged for t2 time, and according to the configuration of the present invention, t1 and t2 are It is shortened.
이상에서 설명한 본 발명은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지로 치환, 변형 및 변경이 가능하므로 전술한 실시예 및 첨부된 도면에 한정되는 것이 아니다.The present invention described above is capable of various substitutions, modifications, and changes without departing from the technical spirit of the present invention for those skilled in the art to which the present invention pertains, and the foregoing embodiments and the accompanying drawings. It is not limited to.
상기와 같은 본 발명의 구성 및 작용에 따라 입출력라인의 프리챠지하는 데에 걸리는 시간을 단축하고, 이로 인하여 입출력라인 프리챠지 회로의 능력을 극대화시킴으로써 메모리의 고속화에 기여할 수 있다.According to the configuration and operation of the present invention as described above, it is possible to shorten the time required for precharging the input / output line, thereby maximizing the capacity of the input / output line precharge circuit, thereby contributing to the speed of the memory.
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