KR100382064B1 - Trigger driver of plasma display panel - Google Patents

Trigger driver of plasma display panel Download PDF

Info

Publication number
KR100382064B1
KR100382064B1 KR1019960041372A KR19960041372A KR100382064B1 KR 100382064 B1 KR100382064 B1 KR 100382064B1 KR 1019960041372 A KR1019960041372 A KR 1019960041372A KR 19960041372 A KR19960041372 A KR 19960041372A KR 100382064 B1 KR100382064 B1 KR 100382064B1
Authority
KR
South Korea
Prior art keywords
switching fet
voltage
trigger
plasma display
cathode
Prior art date
Application number
KR1019960041372A
Other languages
Korean (ko)
Other versions
KR19980022270A (en
Inventor
김상철
Original Assignee
삼성에스디아이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성에스디아이 주식회사 filed Critical 삼성에스디아이 주식회사
Priority to KR1019960041372A priority Critical patent/KR100382064B1/en
Publication of KR19980022270A publication Critical patent/KR19980022270A/en
Application granted granted Critical
Publication of KR100382064B1 publication Critical patent/KR100382064B1/en

Links

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/28—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using luminous gas-discharge panels, e.g. plasma panels
    • G09G3/288—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using luminous gas-discharge panels, e.g. plasma panels using AC panels
    • G09G3/296—Driving circuits for producing the waveforms applied to the driving electrodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2230/00—Details of flat display driving waveforms

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Control Of Gas Discharge Display Tubes (AREA)

Abstract

PURPOSE: A trigger driver of a plasma display panel is provided to enhance the quality, the reliability, and the productivity of the plasma display panel by reducing withstand voltages of plural switching FETs. CONSTITUTION: A trigger driver of a plasma display panel includes a DC power source, a first switching FET(FET1'), a first diode(D1'), a capacitor(C1'), a second switching FET(FET2'), a second diode(D2'), a third switching FET(FET3'), a fourth switching FET(FET4'), and a third diode(D3'). The DC power source is used for generating a cathode voltage for discharging a plasma display panel. The first switching FET(FET1') is connected to ground. The first diode(D1') is connected to the first switching FET. The capacitor(C1') is connected to a cathode of the first diode(D1') controlling the first current path. The second switching FET(FET2') is connected to the DC power source and the cathode of the first diode. The second diode(D2') which is connected to the capacitor controls the second current path. The third switching FET(FET3') is connected to the DC power source and the second diode. The fourth switching FET(FET4') is connected to the first diode. The third diode(D3') is connected to the fourth switching FET and the second diode.

Description

플라즈마 표시 장치의 트리거 구동 회로Trigger drive circuit of plasma display device

플라즈마 표시 장치의 트리거 구동 회로가 개시된다. 플라즈마 표시 장치란, 형광 물질이나 특수 가스를 여기시킴으로써 빛을 발생시키는 장치이다. 즉, 두 전극 사이에 충진된 가스가 항복 상태에 이르도록 전압을 인가하면, 가시광 및 자외선이 발생된다. 여기서 발생되는 자외선은 형광 물질을 여기시킬 수 있으므로, 다양한 색상의 표시가 가능하다. 또한 다른 종류의 표시 장치에 비하여 구조가 단순한 장점이 있다.A trigger driving circuit of a plasma display device is disclosed. The plasma display device is a device that generates light by exciting a fluorescent substance or a special gas. That is, when a voltage is applied such that the gas filled between the two electrodes reaches a breakdown state, visible light and ultraviolet rays are generated. The ultraviolet rays generated here may excite the fluorescent material, and thus, various colors may be displayed. In addition, the structure is simple compared to other types of display devices.

도 1에 도시된 바와 같이 일반적인 플라즈마 표시 패널은, 배면 글라스(10), 배면 글라스(10) 위에 형성된 트리거 전극(11), 트리거 전극(11) 위에 형성된 유전체(12), 유전체(12) 위에 각 셀마다 형성된 음극(13), 음극(13) 주위에 형성되어 각 셀을 구획하는 격벽(14), 격벽(14) 위에 투명한 재질로 형성된 양극(15), 및 양극(15) 위의 전면 글라스(16)로 되어 있다. 격벽(14)에 의하여 마련된 셀 공간에는 특수 가스가 주입되어, 양극(15)과 음극(13) 사이에 충진된 가스가 항복 상태에 이르도록 전압을 인가하면, 가시광 및 자외선이 발생된다.As shown in FIG. 1, a typical plasma display panel includes a back glass 10, a trigger electrode 11 formed on the back glass 10, a dielectric 12 formed on the trigger electrode 11, and a dielectric 12 formed on the back glass 10. A cathode 13 formed for each cell, a partition 14 formed around the cathode 13 to partition each cell, an anode 15 formed of a transparent material on the partition 14, and a front glass on the anode 15 ( 16). When a special gas is injected into the cell space provided by the partition wall 14 and a voltage is applied such that the gas filled between the anode 15 and the cathode 13 reaches a breakdown state, visible light and ultraviolet rays are generated.

도 1 및 도 2를 참조하여, 일반적인 플라즈마 표시 패널의 구동 방법을 살펴 보기로 한다. 도 2에서 ① 기간은, 초기에 각 셀 공간의 가스가 방전되어, 양이온들이 유전체(12)측으로 집적되는 트리거 세팅 기간이다. ② 기간은, 트리거 세팅 기간(①)에 집적된 양이온들과 음극(11) 사이에서 예비적으로 방전되는 트리거 방전 기간이다. ③ 기간은, 플라즈마 표시가 수행되는 표시 방전 기간이다. 그리고 ④ 기간은, 플라즈마 표시를 유지시키는 유지 방전 기간이다. 도 2에 도시된 음극(13)의 전압 파형은 각 셀마다 순차적으로 인가되며, 이러한 과정을 스캔(scan)이라 부른다. 따라서 임의의 셀이 스캔되어, 표시 방전 기간(③) 동안에 Vw (V)의 전압이 양극(15)에 인가되면 플라즈마 표시가 수행되고, 인가되지 않으면 플라즈마 표시가 수행되지 않는다. 일반적으로 방전용 음극 전압(-Vk)는 -250 (V), 표시용 양극(15) 전압(Vw)는 60 (V), 그리고 트리거 세팅 전압(-2Vk)는 -500 (V)이다.Referring to FIGS. 1 and 2, a driving method of a general plasma display panel will be described. In Fig. 2, the period ① is a trigger setting period in which gas in each cell space is initially discharged so that positive ions are accumulated on the dielectric 12 side. The period ② is a trigger discharge period which is preliminarily discharged between the positive electrode and the negative electrode 11 accumulated in the trigger setting period ①. The period ③ is a display discharge period in which plasma display is performed. The period ④ is a sustain discharge period for holding the plasma display. The voltage waveform of the cathode 13 shown in FIG. 2 is sequentially applied to each cell, and this process is called a scan. Therefore, if any cell is scanned and the voltage of Vw (V) is applied to the anode 15 during the display discharge period ③, the plasma display is performed. If not, the plasma display is not performed. In general, the discharge cathode voltage (-Vk) is -250 (V), the display anode 15 voltage (Vw) is 60 (V), and the trigger setting voltage (-2Vk) is -500 (V).

트리거 세팅 기간(①)에는 양극(15)에 0 (V, Volt), 트리거 전극(11)에 -500 (V), 그리고 음극에 -250 (V)의 전압이 인가된다. 여기서 양극(15)과 트리거 전극(11) 사이에는 500(V)의 전압이 형성되고, 셀 공간의 정전 용량(capacitance)이 유전체(12)의 정전 용량보다 훨씬 적으므로, 양극(15)과 유전체(12) 사이에 약 500(V)의 전압이 형성된다. 이에 따라 도 3에 도시된 바와 같이 셀 공간의 가스가 방전되면서, 발생된 양이온들이 유전체(12)측으로 집적된다.In the trigger setting period ①, a voltage of 0 (V, Volt) is applied to the anode 15, -500 (V) to the trigger electrode 11, and -250 (V) to the cathode. In this case, a voltage of 500 V is formed between the anode 15 and the trigger electrode 11, and the capacitance of the cell space is much smaller than that of the dielectric 12, so that the anode 15 and the dielectric A voltage of about 500 (V) is formed between (12). Accordingly, as the gas in the cell space is discharged as shown in FIG. 3, the generated cations are accumulated on the dielectric 12 side.

트리거 방전 기간(②)에는 양극(15)에 0 (V), 트리거 전극(11)에 0 (V), 그리고 음극(13)에 -250 (V)의 전압이 인가된다. 트리거 전극(11)에 0 (V)의 전압이 인가되므로, 트리거 세팅 기간(①)에 집적된 양이온들과 음극(13) 사이에 250 (V)의 전압이 형성된다. 일반적으로 집적된 양이온들을 벽전하(wall charge), 그리고 상기 벽전하에 의하여 형성된 전압을 벽전압(wall voltage)이라 부른다. 이 벽전압이 형성됨에 따라 셀 공간의 가스가 방전되면서, 도 4에 도시된 바와 같이 집적된 양이온들이 음극(13)으로 이동 및 소멸된다. 이와 같이 트리거 방전 기간(②)에 예비적인 방전이 수행됨으로써, 표시 방전 기간(③)에 플라즈마 표시가 안정적으로 수행될 수 있다.In the trigger discharge period ②, a voltage of 0 (V) is applied to the anode 15, 0 (V) to the trigger electrode 11, and -250 (V) is applied to the cathode 13. Since a voltage of 0 (V) is applied to the trigger electrode 11, a voltage of 250 (V) is formed between the positive electrode and the negative electrode 13 accumulated in the trigger setting period (1). In general, the accumulated cations are wall charge, and the voltage formed by the wall charge is called a wall voltage. As the wall voltage is formed, as the gas in the cell space is discharged, the accumulated cations move and disappear to the cathode 13 as shown in FIG. 4. As described above, the preliminary discharge is performed in the trigger discharge period ②, so that the plasma display can be stably performed in the display discharge period ③.

표시 방전 기간(③)에는 양극(15)에 60 (V), 트리거 전극(11)에 0 (V), 그리고 음극(13)에 -250 (V)의 전압이 인가된다. 따라서 양극(15)과 음극(13) 사이에 310 (V)의 전압이 형성되고, 플라즈마 표시 방전이 발생된다. 상기한 바와 같이, 임의의 셀이 스캔되어, 표시 방전 기간(③) 동안에 60 (V)의 전압이 양극(15)에 인가되면 플라즈마 표시가 수행되고, 인가되지 않으면 플라즈마 표시가 수행되지 않는다.In the display discharge period ③, a voltage of 60 V is applied to the anode 15, 0 (V) to the trigger electrode 11, and -250 (V) to the cathode 13. Therefore, a voltage of 310 (V) is formed between the anode 15 and the cathode 13, and plasma display discharge is generated. As described above, if any cell is scanned, plasma display is performed when a voltage of 60 V is applied to the anode 15 during the display discharge period ③, and plasma display is not performed when it is not applied.

유지 방전 기간(④)에는 양극(15)에 0 (V), 트리거 전극(11)에 0 (V), 그리고 음극(13)에 -250 (V)의 전압이 인가된다. 여기서 양극(15)과 음극(13) 사이에 250 (V)의 전압이 형성되고, 표시 방전 기간(③) 동안에 발생되었던 공간 전하들이 잔류함에 따라, 유지 방전이 수행될 수 있다.In the sustain discharge period (4), a voltage of 0 (V) is applied to the anode 15, 0 (V) to the trigger electrode 11, and -250 (V) is applied to the cathode 13. In this case, a voltage of 250 (V) is formed between the anode 15 and the cathode 13 and the space charges generated during the display discharge period ③ remain, so that the sustain discharge can be performed.

이와 같이 트리거 전극(11)에 인가될 전압은, 접지 전압 0 (V) 또는 트리거 세팅 전압(-2Vk) 중에서 선택된다. 트리거 세팅 전압(-2Vk)은 방전용 음극 전압(-Vk)의 2 배이다. 따라서 일반적인 플라즈마 표시 장치의 트리거 구동 회로는, 입력되는 제어 신호에 따라, 방전용 음극 전압(-Vk)의 2 배인 트리거 세팅 전압(-2Vk)을 출력하거나, 접지 전압 0 (V)를 출력하도록 되어 있다.The voltage to be applied to the trigger electrode 11 is selected from the ground voltage 0 (V) or the trigger setting voltage (-2Vk). The trigger setting voltage (-2Vk) is twice the discharge cathode voltage (-Vk). Therefore, the trigger driving circuit of the general plasma display device outputs a trigger setting voltage (-2Vk) that is twice the discharge cathode voltage (-Vk) or outputs a ground voltage 0 (V) according to the input control signal. have.

도 5는 종래의 트리거 구동 회로를 나타낸 도면이다. 도 5에서 FET1, FET2, C1, C2, D1, D2로 구성된 회로는 방전용 음극 전압(-Vk)을 2 배로 크게 하는 배압 회로, 그리고 FET3, FET4로 구성된 회로는 트리거 펄스를 형성하여 출력하기 위한 펄스 발생 회로이다. 일반적으로 C1과 C2의 정전 용량은 동일하다. 도 5의 회로의 제어 단계들을 아래에 설명하기로 한다.5 is a diagram illustrating a conventional trigger driving circuit. In FIG. 5, the circuit composed of FET1, FET2, C1, C2, D1, and D2 is a back voltage circuit that doubles the discharge cathode voltage (-Vk), and the circuit composed of FET3 and FET4 is configured to form and output a trigger pulse. It is a pulse generator circuit. In general, the capacitances of C1 and C2 are the same. The control steps of the circuit of FIG. 5 will be described below.

먼저 FET1을 온(on)시키고 FET2, FET3, FET4를 오프(off)시킨다. 여기서 전류는, 접지된 직류 전원의 플러스(+) 단자로부터 C1, 및 D1을 통하여 직류 전원의 마이너스(-) 단자로 흐른다. 이에 따라 C1에 전압 Vk (V)가 충전된 후, 전류가 정지된다.First, FET1 is turned on and FET2, FET3, and FET4 are turned off. Here, current flows from the positive terminal of the grounded DC power supply to the negative terminal of the DC power supply through C1 and D1. Accordingly, after the voltage Vk (V) is charged to C1, the current is stopped.

다음에 FET2를 온(on)시키고 FET1, FET3, FET4를 오프(off)시킨다. 이에 따라 C1에 충전된 전하들이 FET2, C2, 및 D2로 흐르게 된다. 그리고 C1과 C2의 정전 용량이 동일하므로, C1과 C2에 각각 Vk/2 (V)가 충전된 후, 전류가 정지된다. 여기서 A-점의 전압이 -Vk (V)이고, C2에 Vk/2 (V)가 충전되므로, B-점의 전압은 -3Vk/2 (V)가 된다.Next, FET2 is turned on and FET1, FET3, and FET4 are turned off. As a result, the charges charged in C1 flow to FET2, C2, and D2. And since the capacitances of C1 and C2 are the same, the current is stopped after Vk / 2 (V) is charged to C1 and C2, respectively. Since the voltage at the A-point is -Vk (V) and C2 is charged at Vk / 2 (V), the voltage at the B-point is -3Vk / 2 (V).

다음에 FET1을 온(on)시키고 FET2, FET3, FET4를 오프(off)시킨다. 여기서 전류는, 접지된 직류 전원의 플러스(+) 단자로부터 C1, 및 D1을 통하여 직류 전원의 마이너스(-) 단자로 흐른다. 이에 따라 C1에 전압 Vk (V)가 충전된 후, 전류가 정지된다.Next, FET1 is turned on and FET2, FET3, and FET4 are turned off. Here, current flows from the positive terminal of the grounded DC power supply to the negative terminal of the DC power supply through C1 and D1. Accordingly, after the voltage Vk (V) is charged to C1, the current is stopped.

다음에 FET2를 온(on)시키고 FET1, FET3, FET4를 오프(off)시킨다. 이에 따라 C1에 충전된 전하들이 FET2, C2, 및 D2로 흐르게 된다. 여기서 C2에 Vk/2 (V)가 충전되어 있었으므로, C1과 C2에 ( Vk + Vk/2 ) / 2 (V) 즉, 3Vk/4 (V)가 충전된 후, 전류가 정지된다. 여기서 A-점의 전압이 -Vk (V)이고, C2에 3Vk/4 (V)가 충전되므로, B-점의 전압은 -7Vk/4 (V)가 된다.Next, FET2 is turned on and FET1, FET3, and FET4 are turned off. As a result, the charges charged in C1 flow to FET2, C2, and D2. Since Vk / 2 (V) is charged in C2, the current is stopped after C1 and C2 are charged with (Vk + Vk / 2) / 2 (V), that is, 3Vk / 4 (V). Since the voltage at the A-point is -Vk (V) and C2 is charged at 3Vk / 4 (V), the voltage at the B-point is -7Vk / 4 (V).

따라서 상기 제어 단계들을 반복함으로써 B-점의 전압이 -2Vk (V)가 되게 할 수 있다. B-점의 전압이 -2Vk (V)가 된 후, 트리거 세팅 기간(도 2의 ①)에 FET4를 온(on)시키고 FET1, FET2, FET3를 오프(off)시키면, 출력 단자를 통하여 트리거 전극(11)에 -2Vk (V)의 트리거 세팅 전압이 인가된다. 한편 트리거 세팅 기간(도 2의 ①)이 아니면, FET3을 온(on)시키고 FET1, FET2, FET4를 오프(off)시키면, 출력 단자를 통하여 트리거 전극(11)에 0 (V)의 접지 전압이 인가된다.Thus, by repeating the above control steps, the voltage at the B-point can be -2Vk (V). After the voltage at the B-point becomes -2Vk (V), the FET4 is turned on and the FET1, FET2, and FET3 are turned off during the trigger setting period (1 in FIG. 2). A trigger setting voltage of -2 Vk (V) is applied to (11). On the other hand, if the trigger setting period (1 in Fig. 2) is not on, FET3 is turned on and FET1, FET2, and FET4 are turned off, and a ground voltage of 0 (V) is applied to the trigger electrode 11 through the output terminal. Is approved.

상기와 같은 종래의 트리거 구동 회로는, 펄스 발생 회로를 구성하는 FET3 및 FET4에 2Vk (V)의 높은 내압이 요구된다. 이에 따라 플라즈마 표시 장치의 품질, 신뢰도, 및 생산성을 저하시키는 요인이 되고 있다.In the conventional trigger drive circuit as described above, a high breakdown voltage of 2 Vk (V) is required for the FET3 and the FET4 constituting the pulse generating circuit. As a result, the quality, reliability, and productivity of the plasma display device are deteriorated.

본 발명이 이루고자 하는 기술적 과제는, 사용되는 스위칭 FET들의 내압을 줄일 수 있는 플라즈마 표시 장치의 트리거 구동 회로를 제공하는 것이다.An object of the present invention is to provide a trigger driving circuit of a plasma display device capable of reducing the breakdown voltage of switching FETs used.

도 1은 일반적인 플라즈마 표시 패널의 단위 셀을 나타낸 측단면도이다.1 is a side cross-sectional view illustrating a unit cell of a typical plasma display panel.

도 2는 도 1의 각 전극의 구동 파형을 나타낸 타이밍도이다.FIG. 2 is a timing diagram illustrating a driving waveform of each electrode of FIG. 1.

도 3은 도 2의 트리거 세팅 기간의 셀 내부의 상태도이다.3 is a state diagram inside a cell in the trigger setting period of FIG. 2.

도 4는 도 2의 트리거 방전 기간의 셀 내부의 상태도이다.4 is a state diagram inside a cell in the trigger discharge period of FIG. 2.

도 5는 종래의 트리거 구동 회로를 나타낸 도면이다.5 is a diagram illustrating a conventional trigger driving circuit.

도 6은 본 발명에 따른 트리거 구동 회로를 나타낸 도면이다.6 illustrates a trigger driving circuit according to the present invention.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

Vk' : 전원 전압 FET1', FET2', FET3', FET4' : 스위칭 FETVk ': power supply voltage FET1', FET2 ', FET3', FET4 ': switching FET

D1', D2', D3' : 전류 통로 제어용 다이오드 C1' : 충전용 콘덴서D1 ', D2', D3 ': current path control diode C1': charging capacitor

상기 기술적 과제를 이루기 위하여 본 발명에 의한 플라즈마 표시 장치의 트리거 구동 회로는, 플라즈마 표시 패널의 트리거 전극에 필요한 전압을 인가하는 트리거 구동 회로에 있어서, 그 플러스(+) 단자가 접지되고, 상기 플라즈마 표시 패널의 방전용 음극 전압을 발생시키는 직류 전원; 그 일단이 접지된 제1 스위칭 FET; 에노드가 상기 제1 스위칭 FET의 다른 일단과 연결된 제1 전류 통로 제어용 다이오드; 그 일단이 상기 제1 전류 통로 제어용 다이오드의 캐소드와 연결된 충전용 콘덴서; 그 일단이 상기 직류 전원의 음극에 연결되고, 다른 일단이 상기 제1 전류 통로 제어용 다이오드의 캐소드와 연결된 제2 스위칭 FET; 에노드가 상기 충전용 콘덴서의 다른 일단과 연결된 제2 전류 통로 제어용 다이오드; 그 일단이 상기 직류 전원의 음극에 연결되고, 다른 일단이 상기 제2 전류 통로 제어용 다이오드의 캐소드와 연결된 제3 스위칭 FET; 그 일단이 상기 제1 전류 통로 제어용 다이오드의 에노드와 연결된 제4 스위칭 FET; 및 에노드가 상기 제4 스위칭 FET의 다른 일단과 연결되고, 캐소드가 상기 제2 전류 통로 제어용 다이오드의 에노드 및 상기 트리거 전극과 연결되는 제3 전류 통로 제어용 다이오드;를 포함하는 것을 그 특징으로 한다.In order to achieve the above technical problem, a trigger driving circuit of a plasma display device according to the present invention is a trigger driving circuit for applying a voltage required to a trigger electrode of a plasma display panel, the positive terminal of which is grounded, and the plasma display A direct current power source for generating a cathode voltage for discharging the panel; A first switching FET whose one end is grounded; A first current path control diode having an anode connected to the other end of the first switching FET; A charging capacitor having one end connected to a cathode of the first current path control diode; A second switching FET having one end connected to a cathode of the DC power supply and the other end connected to a cathode of the first current path control diode; A second current path control diode having an anode connected to the other end of the charging capacitor; A third switching FET having one end connected to a cathode of the DC power supply and the other end connected to a cathode of the second current path control diode; A fourth switching FET whose one end is connected to an anode of the first current path control diode; And a third current path control diode having an anode connected to the other end of the fourth switching FET, and a cathode connected to the anode of the second current path controlling diode and the trigger electrode. .

이하 첨부된 도면을 참조하면서 본 발명에 따른 바람직한 실시예를 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings.

도 6은 본 발명에 따른 트리거 구동 회로를 나타낸 도면이다. 도 6에 도시된 바와 같이 본 실시예의 트리거 구동 회로는, 그 플러스(+) 단자가 접지되고, 플라즈마 표시 패널의 방전용 음극 전압 -Vk' (V)를 발생시키는 직류 전원; 그 일단이 접지된 제1 스위칭 FET (FET1'); 에노드가 상기 제1 스위칭 FET (FET1')의 다른 일단과 연결된 제1 전류 통로 제어용 다이오드(D1'); 그 일단이 상기 제1 전류 통로 제어용 다이오드(D1')의 캐소드와 연결된 충전용 콘덴서(C1'); 그 일단이 상기 직류 전원의 음극에 연결되고, 다른 일단이 상기 제1 전류 통로 제어용 다이오드(D1')의 캐소드와 연결된 제2 스위칭 FET (FET2'); 에노드가 상기 충전용 콘덴서(C1')의 다른 일단과 연결된 제2 전류 통로 제어용 다이오드(D2'); 그 일단이 상기 직류 전원의 음극에 연결되고, 다른 일단이 상기 제2 전류 통로 제어용 다이오드(D2')의 캐소드와 연결된 제3 스위칭 FET (FET3'); 그 일단이 상기 제1 전류 통로 제어용 다이오드(D1')의 에노드와 연결된 제4 스위칭 FET (FET4'); 및 에노드가 상기 제4 스위칭 FET (FET4')의 다른 일단과 연결되고, 캐소드가 상기 제2 전류 통로 제어용 다이오드(D2')의 에노드 및 트리거 출력 단자와 연결되는 제3 전류 통로 제어용 다이오드(D3');를 갖추고 있다.6 illustrates a trigger driving circuit according to the present invention. As shown in Fig. 6, the trigger drive circuit of the present embodiment includes: a DC power supply whose grounded positive (+) terminal is grounded and generates a cathode voltage -Vk '(V) for discharge of the plasma display panel; A first switching FET (FET1 ') whose one end is grounded; A first current path control diode (D1 ') having an anode connected to the other end of the first switching FET (FET1'); A charging capacitor C1 'whose one end is connected to the cathode of the first current path control diode D1'; A second switching FET (FET2 ') having one end connected to a cathode of the DC power supply and the other end connected to a cathode of the first current path control diode D1'; A second current path control diode D2 'having an anode connected to the other end of the charging capacitor C1'; A third switching FET (FET3 ') having one end connected to a cathode of the DC power supply and the other end connected to a cathode of the second current path control diode D2'; A fourth switching FET (FET4 ') whose one end is connected to an anode of the first current path control diode (D1'); And a third current path control diode having an anode connected to the other end of the fourth switching FET FET4 'and a cathode connected to an anode and trigger output terminal of the second current path control diode D2'. D3 ');

도 6의 회로의 제어 단계들을 아래에 설명하기로 한다.The control steps of the circuit of FIG. 6 will be described below.

먼저 제1 스위칭 FET (FET1'), 제3 스위칭 FET (FET3')을 온(on)시키고 제2 스위칭 FET (FET2'), 제4 스위칭 FET (FET4')를 오프(off)시킨다. 여기서 전류는, 접지된 직류 전원의 플러스(+) 단자로부터 제1 스위칭 FET (FET1'), 제1 전류 통로 제어용 다이오드(D1'), 충전용 콘덴서(C1'), 제2 전류 통로 제어용 다이오드(D2'), 및 제3 스위칭 FET (FET3')를 통하여 상기 전원의 마이너스(-) 단자로 흐른다. 이에 따라 충전용 콘덴서(C1')에 전압 Vk' (V)가 충전된 후, 전류가 정지된다. 즉, B'-점의 전압이 0 (V), 그리고 C'-점의 전압이 -Vk' (V)이다. 이때 제4 스위칭 FET (FET4')의 내압은 Vk' (V)이다.First, the first switching FET FET1 'and the third switching FET FET3' are turned on and the second switching FET FET2 'and the fourth switching FET FET4' are turned off. Here, the current is connected to the first switching FET (FET1 '), the first current path control diode D1', the charging capacitor C1 ', and the second current path control diode from the positive (+) terminal of the grounded DC power supply. D2 ') and a third switching FET (FET3') to the negative terminal of the power supply. As a result, after the voltage Vk '(V) is charged in the charging capacitor C1', the current is stopped. That is, the voltage at the B'-point is 0 (V) and the voltage at the C'-point is -Vk '(V). At this time, the breakdown voltage of the fourth switching FET FET4 'is Vk' (V).

이와 같이 충전용 콘덴서(C1')에 전압 Vk' (V)가 충전된 상태에서, 출력 단자를 통하여 트리거 전극(도 1의 11)에 -2Vk (V)의 트리거 세팅 전압을 인가하려면 다음과 같은 제어 단계가 필요하다. 즉, 제2 스위칭 FET (FET2')를 온(on)시키고 제1 스위칭 FET (FET1'), 제3 스위칭 FET (FET3'), 제4 스위칭 FET (FET4')를 오프(off)시킨다. 여기서 제2 전류 통로 제어용 다이오드(D2')의 작용으로 인하여, 충전용 콘덴서(C1')에 충전되었던 전하들이 방전되지 않는다. 또한 제2 스위칭 FET (FET2')가 온(on)된 상태이므로, A'-점의 전압 -Vk (V)가 B'-점에 인가된다. 이에따라 충전용 콘덴서(C1')는 충전 전압 Vk (V)를 유지하려 하므로, C'-점의 전압이 -2Vk (V)가 된다. 즉, A'-점 및 B'-점의 전압은 -Vk (V), 그리고 C'-점의 전압은 -2Vk (V)이다. 이때 제1 스위칭 FET (FET1')의 내압은 0 - (-Vk) (V), 제3 스위칭 FET (FET3')의 내압은 -Vk - (-2Vk) (V), 그리고 제4 스위칭 FET (FET4')의 내압은 -Vk - (-2Vk) (V) 이다. 즉, 제1 스위칭 FET (FET1')의 내압, 제3 스위칭 FET (FET3')의 내압, 및 제4 스위칭 FET (FET4')의 내압은 Vk (V) 이다.As described above, to apply the trigger setting voltage of -2Vk (V) to the trigger electrode (11 in FIG. 1) through the output terminal while the voltage Vk '(V) is charged in the charging capacitor C1', as follows. A control step is needed. That is, the second switching FET FET2 'is turned on and the first switching FET FET1', the third switching FET FET3 ', and the fourth switching FET FET4' are turned off. Here, due to the action of the second current path control diode D2 ', the charges that have been charged in the charging capacitor C1' are not discharged. Further, since the second switching FET FET2 'is on, the voltage -Vk (V) at the A'-point is applied to the B'-point. Accordingly, since the charging capacitor C1 'tries to maintain the charging voltage Vk (V), the voltage at the C'-point becomes -2Vk (V). That is, the voltage at the A'- and B'-points is -Vk (V), and the voltage at the C'-point is -2Vk (V). At this time, the breakdown voltage of the first switching FET FET1 'is 0-(-Vk) (V), the breakdown voltage of the third switching FET (FET3') is -Vk-(-2Vk) (V), and the fourth switching FET ( The breakdown voltage of FET4 ') is -Vk-(-2Vk) (V). That is, the breakdown voltage of the first switching FET FET1 ', the breakdown voltage of the third switching FET FET3', and the breakdown voltage of the fourth switching FET FET4 'are Vk (V).

그리고 상기와 같이 충전용 콘덴서(C1')에 전압 Vk' (V)가 충전된 상태에서, 출력 단자를 통하여 트리거 전극(도 1의 11)에 0 (V)의 접지 전압을 인가하려면 다음과 같은 제어 단계가 필요하다. 즉, 제1 스위칭 FET (FET1'), 제4 스위칭 FET (FET4')를 온(on)시키고 제2 스위칭 FET (FET2'), 제3 스위칭 FET (FET3')를 오프(off)시킨다. 이에 따라 출력 단자에는 접지 전압인 0 (V)가 인가된다.In the state where the voltage Vk '(V) is charged in the charging capacitor C1' as described above, the ground voltage of 0 (V) is applied to the trigger electrode (11 in FIG. 1) through the output terminal as follows. A control step is necessary. That is, the first switching FET FET1 'and the fourth switching FET FET4' are turned on and the second switching FET FET2 'and the third switching FET FET3' are turned off. Accordingly, the ground voltage 0 (V) is applied to the output terminal.

이상 설명된 바와 같이 본 발명에 따른 플라즈마 표시 장치의 트리거 구동 회로에 의하면, 사용되는 스위칭 FET들의 내압을 줄임으로써, 플라즈마 표시 장치의 품질, 신뢰도, 및 생산성을 올릴 수 있다.As described above, according to the trigger driving circuit of the plasma display device according to the present invention, it is possible to increase the quality, reliability, and productivity of the plasma display device by reducing the breakdown voltage of the switching FETs used.

Claims (6)

플라즈마 표시 패널의 트리거 전극에 필요한 전압을 인가하는 트리거 구동 회로에 있어서, 그 플러스(+) 단자가 접지되고, 상기 플라즈마 표시 패널의 방전용 음극 전압을 발생시키는 직류 전원 그 일단이 접지된 제1 스위칭 FET; 에노드가 상기 제1 스위칭 FET의 다른 일단과 연결된 제1 전류 통로 제어용 다이오드 그 일단이 상기 제1 전류 통로 제어용 다이오드의 캐소드와 연결된 충전용 콘덴서 그 일단이 상기 직류 전원의 음극에 연결되고, 다른 일단이 상기 제1 전류 통로 제어용 다이오드의 캐소드와 연결된 제2 스위칭 FET에 노드가 상기 충전용 콘덴서의 다른 일단과 연결된 제2 전류 통로 제어용 다이오드 그 일단이 상기 직류 전원의 음극에 연결되고, 다른 일단이 상기 제2 전류 통로 제어용 다이오드의 캐소드와 연결된 제3 스위칭 FET 그 일단이 상기 제1 전류 통로 제어용 다이오드의 에노드와 연결된 제4 스위칭 FET 및 에노드가 상기 제4 스위칭 FET의 다른 일단과 연결되고, 캐소드가 상기 제2 전류 통로 제어용 다이오드의 에노드 및 상기 트리거 전극과 연결되는 제3 전류 통로 제어용 다이오드;를 포함하는 것을 그 특징으로 하는 플라즈마 표시 장치의 트리거 구동 회로.In a trigger driving circuit for applying a required voltage to a trigger electrode of a plasma display panel, the positive (+) terminal is grounded, and a first switching of one end of a DC power supply for generating a cathode voltage for discharge of the plasma display panel is grounded. FET; One end of the first current path control diode whose anode is connected to the other end of the first switching FET, one end of the charging capacitor connected to the cathode of the first current path control diode is connected to the cathode of the DC power source, and the other end One end of the second current path control diode connected to the other end of the charging capacitor is connected to the cathode of the DC power source, and the other end is connected to the second switching FET connected to the cathode of the first current path control diode. A third switching FET whose one end is connected to the cathode of the second current path controlling diode is connected to the fourth switching FET and the anode which is connected to the anode of the first current path controlling diode and the other end of the fourth switching FET is connected to the cathode Is connected to the anode of the second current path control diode and the trigger electrode; And a control diode. The trigger driving circuit of the plasma display device, comprising: a control diode; 제1항에 있어서, 상기 각 스위칭 FET의 일단은 드레인 단자이고, 다른 일단은 소오스 단자인 것을 그 특징으로 하는 플라즈마 표시 장치의 트리거 구동 회로.2. The trigger driving circuit of claim 1, wherein one end of each switching FET is a drain terminal and the other end is a source terminal. 제1항에 있어서, 상기 각 스위칭 FET의 일단은 소오스 단자이고, 다른 일단은 드레인 단자인 것을 그 특징으로 하는 플라즈마 표시 장치의 트리거 구동 회로.2. The trigger driving circuit of claim 1, wherein one end of each switching FET is a source terminal and the other end is a drain terminal. 제1항에 있어서, 상기 제1 스위칭 FET, 제3 스위칭 FET를 온시키고 상기 제2 스위칭 FET, 제4 스위칭 FET를 오프시키면, 상기 충전용 콘덴서에 상기 직류 전원의 전압이 충전되는 것을 그 특징으로 하는 플라즈마 표시 장치의 트리거 구동 회로.The method of claim 1, wherein when the first switching FET, the third switching FET is turned on and the second switching FET, the fourth switching FET is turned off, the voltage of the DC power is charged to the charging capacitor. Trigger driving circuit of the plasma display device. 제4항에 있어서, 상기 제2 스위칭 FET를 온시키고 제1 스위칭 FET, 제3 스위칭 FET, 제4 스위칭 FET를 오프시키면, 상기 충전 전압의 두 배인 부전압이 상기 트리거 전극에 인가되는 것을 그 특징으로 하는 플라즈마 표시 장치의 트리거 구동 회로.The method of claim 4, wherein when the second switching FET is turned on and the first switching FET, the third switching FET, and the fourth switching FET are turned off, a negative voltage twice as high as the charging voltage is applied to the trigger electrode. A trigger drive circuit of a plasma display device. 제4항에 있어서, 상기 제1 스위칭 FET, 제4 스위칭 FET를 온시키고 상기 제2 스위칭 FET, 제3 스위칭 FET를 오프시키면, 0 (V)의 접지 전압이 상기 트리거 전극에 인가되는 것을 그 특징으로 하는 플라즈마 표시 장치의 트리거 구동 회로.The method of claim 4, wherein when the first switching FET and the fourth switching FET are turned on and the second switching FET and the third switching FET are turned off, a ground voltage of 0 (V) is applied to the trigger electrode. A trigger drive circuit of a plasma display device.
KR1019960041372A 1996-09-20 1996-09-20 Trigger driver of plasma display panel KR100382064B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019960041372A KR100382064B1 (en) 1996-09-20 1996-09-20 Trigger driver of plasma display panel

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019960041372A KR100382064B1 (en) 1996-09-20 1996-09-20 Trigger driver of plasma display panel

Publications (2)

Publication Number Publication Date
KR19980022270A KR19980022270A (en) 1998-07-06
KR100382064B1 true KR100382064B1 (en) 2003-07-22

Family

ID=37417250

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960041372A KR100382064B1 (en) 1996-09-20 1996-09-20 Trigger driver of plasma display panel

Country Status (1)

Country Link
KR (1) KR100382064B1 (en)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100600711B1 (en) * 2001-12-21 2006-07-14 엘지전자 주식회사 Plasma Display Panel Operating Circuit Device and Operating Method for the Same

Also Published As

Publication number Publication date
KR19980022270A (en) 1998-07-06

Similar Documents

Publication Publication Date Title
KR0138405B1 (en) Energy recovery driver for a dot matrix ac plasma display panel with a parallel resonant circuit alllowing power
KR100365693B1 (en) AC plasma display panel of sustain circuit
US6680581B2 (en) Apparatus and method for driving plasma display panel
KR100218842B1 (en) Driving circuit of plasma display panel
KR19980023076A (en) PDP Power Recovery Device
US20120001836A1 (en) Plasma display device
US20070188416A1 (en) Apparatus for driving plasma display panel and plasma display
US6333738B1 (en) Display panel driving apparatus of a simplified structure
KR20000015220A (en) Energy collecting apparatus of a plasma display panel and energy collecting method using the apparatus
KR100382064B1 (en) Trigger driver of plasma display panel
KR20030002997A (en) Drive circuit of plasma display panel unit
KR100448191B1 (en) apparatus and method for recovery of reactive power in plasma display panel apparatus
KR100861847B1 (en) Circuit of Driving AC Type Plasma Display Panel
US7605781B2 (en) Display panel driving method
US20100066727A1 (en) Plasma display device and method of driving the same
KR100458423B1 (en) Gas-discharge lamp lighting apparatus with optimized circuit configuration
US20090284446A1 (en) Plasma display device and plasma-display-panel driving method
KR100502348B1 (en) Energy recovery circuit for address driver of plasma display panel
KR20000060507A (en) Driving circuit of plasma display panel using high frequency
KR100603315B1 (en) Apparatus for driving plasma display panel and method for driving thereof
JPH08137432A (en) Driving circuit for display panel
US20090284514A1 (en) Plasma display apparatus and its drive circuit
KR100505251B1 (en) Plasma display panel operating circuit
KR100382070B1 (en) Apparatus for driving plasma display panel
JPH04130396A (en) Method for driving plasma display panel

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20080327

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee