KR100377267B1 - 리드프레임의 칩탑재판 구조 및 그 제조 방법 - Google Patents

리드프레임의 칩탑재판 구조 및 그 제조 방법 Download PDF

Info

Publication number
KR100377267B1
KR100377267B1 KR10-2001-0006828A KR20010006828A KR100377267B1 KR 100377267 B1 KR100377267 B1 KR 100377267B1 KR 20010006828 A KR20010006828 A KR 20010006828A KR 100377267 B1 KR100377267 B1 KR 100377267B1
Authority
KR
South Korea
Prior art keywords
mounting plate
chip mounting
metal piece
epoxy resin
ground
Prior art date
Application number
KR10-2001-0006828A
Other languages
English (en)
Other versions
KR20020066580A (ko
Inventor
김기정
이민재
장성식
Original Assignee
앰코 테크놀로지 코리아 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 앰코 테크놀로지 코리아 주식회사 filed Critical 앰코 테크놀로지 코리아 주식회사
Priority to KR10-2001-0006828A priority Critical patent/KR100377267B1/ko
Publication of KR20020066580A publication Critical patent/KR20020066580A/ko
Application granted granted Critical
Publication of KR100377267B1 publication Critical patent/KR100377267B1/ko

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

본 발명은 다수개의 그라운드 링 영역 또는 파워링 영역이 형성된 리드프레임의 칩탑재판 구조 및 그 제조 방법에 관한 것으로서, 칩탑재판에 다수개의 금속편을 서로 전기적 쇼트없이 분할되게 부착하여, 그라운드 링 또는 파워용 링 역할을 할 수 있도록 한 리드프레임의 칩 탑재판 구조 및 그 제조방법을 제공하고자 한 것이다.
이에, 반도체 칩의 그라운드 본딩을 용이하게 실시할 수 있을 뿐만아니라, 반도체 칩에 집적된 각 회로가 서로 다른 파워를 요구하는 것을 충족시킬 수 있어, 반도체 칩의 회로가 서로 다른 파워를 요구하며 어느 위치에 있다 하더라도, 본 발명에 따른 다수개의 파워링 영역에 분할시켜 용이하게 와이어로 연결시킬 수 있게 된다.

Description

리드프레임의 칩탑재판 구조 및 그 제조 방법{Leadframe of die pad and method for manufacturing the same}
본 발명은 리드프레임의 칩탑재판 구조 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는 그라운딩과 파워링을 사용될 수 있는 다수개의 금속판이 분할되어 형성된 리드프레임의 칩탑재판 구조 및 그 제조 방법에 관한 것이다.
통상적으로 반도체 패키지 제조용 리드프레임은 골격 역할을 하는 사이드레일과; 반도체 칩이 실장되는 칩탑재판과; 상기 사이드레일과 칩탑재판의 각 모서리를 일체로 연결하고 있는 타이바와; 상기 사이드레일로부터 일체로 연장되어 끝단이 칩탑재판의 사방 변까지 인접되게 위치되는 다수의 리드로 구성되어 있다.
특히, 첨부한 도 5a에 도시한 바와 같이 상기 칩탑재판(10)의 테두리단을 따라 위치되는 그라운드 링(26)이 타이바(18)와 일체로 연결되어 있다.
따라서, 상기 칩탑재판에 접착수단으로 반도체 칩을 부착하는 단계와; 상기 반도체 칩의 본딩패드와 각 리드의 본드핑거간을 와이어로 본딩하는 단계와; 상기 반도체 칩과 와이어와 리드의 안쪽부분을 수지로 몰딩하는 단계와; 외부로 노출된 리드를 소정의 형상으로 트리밍 및 포밍하는 단계등을 거쳐 반도체 패키지로 제조된다.
한편, 상기 반도체 칩의 본딩패드는 파워(전원)용, 그라운드용, 신호교환용등으로 구분되어 있으며, 각 리드도 파워용, 그라운드용, 신호교환용등으로 구분되어 있는 바, 상기 반도체 칩의 파워용 본딩패드와 파워용 리드를 와이어 본딩으로 연결하고, 그리고 상기 그라운드용 본딩패드와 상기 그라운드 링을 와이어 본딩으로 연결하는 동시에 그라운드 링과 그라운드용 리드간을 재차 와이어로 본딩하여 연결하게 된다.
상기 그라운드 링을 형성한 이유는 반도체 칩의 그라운드를 위한 중간 경로 역할을 부여하여 그라운드 본딩이 용이하게 이루어지도록 함에 있는 바, 즉 상기 반도체 칩의 그라운드용 본딩패드와 그라운드용 리드가 서로 마주보는 위치에 있지 않을 경우, 반도체 칩의 그라운드용 본딩패드와 반도체 칩의 사방에 위치된 그라운드 링을 먼저 와이어로 본딩하고, 그라운드 링과 그라운드용 리드간을 재차 와이어로 본딩해줌으로써, 반도체 칩의 그라운드 연결이 용이하게 이루어지게 되는 것이다.
상기와 같은 그라운드 링은 타이바와 일체로 연결된 상태이지만, 그 연결 상태가 불안정하여 반도체 패키지의 각 제조공정중에 단락되는 우려가 있다.
또한, 종래에는 첨부한 도 5b에 도시한 바와 같이 칩탑재판(10)의 주변에 파워링(28)과 그라운드 링(26)을 구비한 구조가 제안되었는 바, 파워링(28)과 그라운드 링(26)이 칩탑재판(10)과 함께 접착테이프(30)로 부착된 상태이기 때문에 각 제조공정에서 접착테이프가 잘 떨어지는 단점이 있고, 파워링과 그라운드 링에 대한 와이어 본딩시 그 저면에 부착되어 있는 접착테이프에서 쿠션 현상이 일어나, 와이어가 리프트(Lift)되는 문제점을 발생시킨다.
또한, 상기와 같은 칩탑재판 구조에서는 파워링이 하나이기 때문에 단지 반도체 칩에 집적된 다수의 회로가 동일한 파워를 요구하는 경우는 충족시킬 수 있지만, 반도체 칩에 집적된 다수의 회로가 서로 다른 파워를 요구하는 경우를 충족시킬 수 없는 단점이 있다.
따라서, 본 발명은 상기와 같은 점을 감안하여 안출한 것으로서, 다수개의 금속편을 서로 전기적인 쇼트없이 분할되게 부착하여, 파워링 또는 그라운드 링 영역으로 사용할 수 있도록 한 리드프레임의 칩 탑재판 구조 및 그 제조방법을 제공하는데 그 목적이 있다.
이에, 반도체 칩의 그라운드 본딩을 용이하게 실시할 수 있을 뿐만아니라, 반도체 칩에 집적된 각 회로가 서로 다른 파워를 요구하는 것을 모두 수용 가능하게 되어, 반도체 칩의 각 회로가 서로 다른 파워를 요구하며 어느 위치에 있다 하더라도, 본 발명에 따른 다수개의 파워링 영역에 분할시켜 용이하게 와이어로 연결시킬 수 있게 된다.
도 1은 본 발명에 따른 리드프레임의 칩탑재판 제조방법의 일실시예를 나타내는 평면도,
도 2는 도 1의 A-A선 단면도,
도 3은 본 발명에 따른 리드프레임의 칩탑재판 제조방법의 다른 실시예를 나타내는 평면도,
도 4는 도 3의 B-B선 단면도,
도 5a,5b는 종래의 칩탑재판 구조를 나타내는 평면도.
<도면의 주요 부분에 대한 부호의 설명>
10 : 칩탑재판 12 : 제2금속편
14 : 제1금속편 16 : 에폭시수지
18 : 타이바 20 : 은도금부
22 : 리드 24 : 천공홀
26 : 그라운드링 28 : 파워링
30 : 접착테이프 32 : 칩부착영역
34 : 일체형 금속편
상기한 목적을 달성하기 위한 본 발명은:칩탑재판의 중앙 영역에 도포된 비전도성 에폭시 수지와;상기 에폭시 수지의 중앙에 부착된 하나의 제1금속편과;상기 에폭시 수지상에서 상기 제1금속편의 사면과 일정간격으로 분리되어 부착된 4개의 제2금속편으로 구성되고,상기 각 제2금속편의 사이 영역이 되는 제1금속편의 사방 영역에 천공홀이 형성되며,상기 에폭시 수지가 도포되지 않은 칩탑재판의 나머지 영역과, 상기 제1 및 제2금속편의 표면은 은으로 도금된 것을 특징으로 하는 리드프레임의 칩탑재판 구조를 제공한다.
상기한 목적을 달성하기 위한 본 발명의 다른 방법은:칩탑재판의 사면 일정영역에 은도금을 하는 은도금부 형성 단계와;상기 은도금부를 제외한 영역에 비전도성의 에폭시수지를 도포하는 단계와;상기 에폭시수지상에 은도금된 일체형 금속편을 부착하는 단계와;상기 일체형 금속편과 그 아래의 에폭시수지 및 칩탑재판 분리수단으로 천공하여 제1 및 제 2금속편으로 분리 독립되도록 한 단계로 이루어진 것을 특징으로 하는 리드프레임의 칩탑재판 제조 방법을 제공한다.
여기서 본 발명의 실시예를 첨부도면을 참조로 더욱 상세하게 설명하면 다음과 같다.
첨부한 도 1은 본 발명에 따른 리드프레임의 칩탑재판 제조방법의 일실시예를 나타내고, 도 2는 본 발명의 칩탑재판을 나타내는 도 1의 A-A선 단면도이다.
먼저, 상기 칩탑재판(10)의 상면 사방 테두리에 와이어 본딩이 용이하게 진행되도록 은도금을 실시하여, 이 은도금부(20)가 파워링 또는 그라운드 링으로 사용 가능하도록 한다.
다음으로, 상기 칩탑재판(10)의 은도금부(20) 부위를 제외한 나머지 중앙 영역에 걸쳐 비전도성의 에폭시수지(16)를 소정의 두께로 도포한다.
이어서, 상기 비전도성 에폭시수지(16)의 각 모서리쪽 면에 수직 절곡된 형상의 제2금속편(12)을 순차적으로 부착시켜서, 서로 독립적으로 분리된 파워링 또는 그라운드 링 영역이 되도록 한다.
다음으로, 상기 비전도성 에폭시수지(16)의 중앙 영역에 사각판 형상의 제1금속편(14)을 부착시키는 바, 이 제1금속편(14)의 중앙 영역은 반도체 칩의 부착영역(32)이 되고, 나머지 사방 테두리면은 그라운드 링 영역이 될 수도 있고, 또는 파워링 영역으로도 사용 가능하게 된다.
한편, 상기 제1금속편(14)과 제2금속편(12)은 표면에 은도금이 이루어진 것을 부착하게 된다.
따라서, 파워링 영역 또는 그라운드 링 영역이 칩탑재판(10)의 사방 테두리의 은도금부(20)와, 수직 절곡된 4개의 제2금속편(12)과, 칩부착영역(32)을 포함하는 제1금속편(14)등 각각 독립적으로 분할된 총 6개의 영역이 되어, 서로 다른 파워를 요구하는 다수의 회로가 집적되어 있는 반도체 칩을 용이하게 실장하여 와이어로 본딩시킬 수 있게 된다.
즉, 반도체 칩의 서로 다른 파워를 요구하는 회로의 위치와 그 본딩패드가 어느 위치에 있다 하더라도, 상기 6개로 분할되어 있는 파워링 영역에서 모두 수용 가능하게 된다.
또한, 반도체 칩의 그라운드용 본딩패드의 위치가 어느 위치에 있다 하더라도, 상기 6개로 분할되어 있는 그라운드 링 영역에서 모두 수용 가능하게 된다.
물론, 상기 반도체 칩의 파워용 본딩패드와 상기와 같이 6개로 분할되어 있는 파워링 영역간에 와이어 본딩을 하고, 동시에 파워링 영역과 각 파워용 리드간에도 와이어 본딩을 함에 따라, 반도체 칩의 파워 연결이 이루어진다.
마찬가지로, 상기 반도체 칩의 그라운드용 본딩패드와 상기 분할되어 있는 그라운드 링 영역간을 와이어로 본딩하고, 동시에 그라운드 링 영역과 그라운드용 리드간에도 와이어 본딩을 함으로써, 반도체 칩의 그라운드 연결이 이루어진다.
바람직하게는, 상기 제1금속편(14)과 칩탑재판의 사방의 은도금부(20)를 그라운드 링 영역으로 사용하고, 나머지 분할되어 있는 4개의 제2금속편(12)을 파워링 영역으로 사용하는 것이 바람직한데, 그 이유는 반도체 칩내에는 각기 다른 파워를 요구하는 회로가 집적되어 있기 때문에 각 회로의 파워 연결을 상기 여러개로 분할된 파워용 제2금속편(12)에 용이하게 실시할 수 있고, 그에따라 전기적인 성능을 크게 향상시킬 수 있기 때문이다.
미설명부호 22는 리드를 나타낸다.
여기서, 본 발명의 다른 실시예를 첨부한 도 3과 도 4를 참조로 설명하면 다음과 같다.
일실시예와 같이, 먼저 상기 칩탑재판(10)의 상면 테두리에 은도금부(20)를 형성하여, 파워링 영역 또는 그라운드 링 영역으로 형성되도록 한 단계와, 이어서 상기 칩탑재판(10)의 은도금면(20) 부위를 제외한 나머지 중앙 영역에 걸쳐 비전도성의 에폭시수지(16)를 소정의 두께로 도포하는 단계를 진행시킨다.
다음으로, 표면에 은도금이 이루어진 일체형 금속편(34)을 상기 비전도성의 에폭시수지(16)상에 부착시키는 단계를 진행시키게 된다.
좀 더 상세하게는, 상기 일체형 금속편(34)은 바깥쪽이 사각 고리 형상으로 형성되어 있고, 그 중앙은 사각판 형상으로 형성되어 있는 바, 이들의 각 안쪽과 바깥쪽 사방면이 금속편에 의하여 일체로 연결된 형상이다.
다음으로, 상기 일체형 금속편(34)에서 중앙의 사각판 영역과 바깥쪽의 사각고리 형상이 일체로 연결된 4곳 부분을 분리수단을을 사용하여 천공을 하되, 바로 밑의 에폭시수지와 칩탑재판까지 천공을 하여 관통된 천공홀(24)을 형성함으로써, 결국 상기 일체형 금속편(34)은 칩부착영역(32)을 포함하는 하나의 제1금속편(14)과, 이 제1금속편(14)의 모서리쪽에 위치하게 되는 4개의 제2금속편(12)으로 분리되어진다.
이때, 상기 천공홀(24)을 형성하는 분리수단은 펀칭툴이고, 또 다른 방법으로는 에칭(Etching) 방법으로 천공홀을 형성할 수도 있다.
이때, 상기 펀칭에 의하여 분할된 제1금속편(14)과 제2금속편(12)은 상술한 바와 같이 파워링 영역 또는 그라운드 링 영역으로 사용 가능하게 된다.
따라서, 상기 제1금속편(14)의 칩부착영역(32)에 반도체 칩을 부착한 상태에서, 반도체 칩의 그라운드 본딩을 상기 칩탑재판(10)의 사방 테두리의 은도금부(20) 또는 제1금속편(14) 또는 제2금속편(12)에 실시할 수 있다.
또한, 서로 다른 파워를 요구하는 회로가 집적된 반도체 칩의 파워용 와이어 본딩도 상기 칩탑재판(10)의 사방 테두리의 은도금부(20) 또는 상기 제1금속편(14) 또는 제2금속편(12)에 실시할 수 있다.
한편, 상기 펀칭에 의하여 형성된 천공홀(24)에는 몰딩공정시 수지가 채워지게 되어, 칩탑재판과 몰딩수지간의 결합력을 향상시킬 수 있는 역할을 하게 된다.
이상에서 본 바와 같이, 본 발명에 따른 리드프레임의 칩탑재판 구조 및 그 제조방법에 의하면, 칩탑재판내에 다수의 파워링 영역과 그라운드 영역을 각각 독립적으로 분할시켜 형성해줌으로써, 반도체 칩의 그라운드 본딩을 용이하게 연결할 수 있을 뿐만아니라, 반도체 칩에 집적된 각 회로가 서로 다른 파워를 요구하는 것을 충족시킬 수 있고, 그에따라 반도체 칩의 회로가 서로 다른 파워를 요구하며 어느 위치에 있다 하더라도, 다수의 파워링 영역에 분할시켜 용이하게 와이어로 연결시킬 수 있는 장점이 있다.

Claims (5)

  1. 칩탑재판의 중앙 영역에 도포된 비전도성 에폭시 수지와;
    상기 에폭시 수지의 중앙에 부착된 하나의 제1금속편과;
    상기 에폭시 수지상에서 상기 제1금속편의 사면과 일정간격으로 분리되어 부착된 4개의 제2금속편으로 구성되고,
    상기 각 제2금속편의 사이 영역이 되는 제1금속편의 사방 영역에 천공홀이 형성되며,
    상기 에폭시 수지가 도포되지 않은 칩탑재판의 나머지 영역과, 상기 제1 및 제2금속편의 표면은 은으로 도금된 것을 특징으로 하는 리드프레임의 칩탑재판 구조.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 칩탑재판의 사면 일정영역에 은도금을 하는 은도금부 형성 단계와;
    상기 은도금부를 제외한 영역에 비전도성의 에폭시수지를 도포하는 단계와;
    상기 에폭시수지상에 은도금된 일체형 금속편을 부착하는 단계와;
    상기 일체형 금속편과 그 아래의 에폭시수지 및 칩탑재판 분리수단으로 천공하여 제1 및 제 2금속편으로 분리 독립되도록 한 단계로 이루어진 것을 특징으로 하는 리드프레임의 칩탑재판 제조 방법.
KR10-2001-0006828A 2001-02-12 2001-02-12 리드프레임의 칩탑재판 구조 및 그 제조 방법 KR100377267B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR10-2001-0006828A KR100377267B1 (ko) 2001-02-12 2001-02-12 리드프레임의 칩탑재판 구조 및 그 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2001-0006828A KR100377267B1 (ko) 2001-02-12 2001-02-12 리드프레임의 칩탑재판 구조 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR20020066580A KR20020066580A (ko) 2002-08-19
KR100377267B1 true KR100377267B1 (ko) 2003-03-26

Family

ID=27694095

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2001-0006828A KR100377267B1 (ko) 2001-02-12 2001-02-12 리드프레임의 칩탑재판 구조 및 그 제조 방법

Country Status (1)

Country Link
KR (1) KR100377267B1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1658636B1 (en) 2003-08-29 2012-01-04 Infineon Technologies AG Chip support of a lead frame for an integrated circuit package
KR101041787B1 (ko) * 2009-09-01 2011-06-17 주식회사 희망과재미 건어육포 자판기

Also Published As

Publication number Publication date
KR20020066580A (ko) 2002-08-19

Similar Documents

Publication Publication Date Title
US6927483B1 (en) Semiconductor package exhibiting efficient lead placement
US7183630B1 (en) Lead frame with plated end leads
US6627977B1 (en) Semiconductor package including isolated ring structure
US7211471B1 (en) Exposed lead QFP package fabricated through the use of a partial saw process
US7709935B2 (en) Reversible leadless package and methods of making and using same
US8729682B1 (en) Conformal shield on punch QFN semiconductor package
US7102214B1 (en) Pre-molded leadframe
US9698143B2 (en) Wireless module with active devices
US20030001281A1 (en) Stacked chip package having upper chip provided with trenches and method of manufacturing the same
EP0228869A2 (en) Method of manufacturing an electronic component package
US20120181676A1 (en) Power semiconductor device packaging
JP2003514396A (ja) リードオンチップ半導体パッケージ用のボール・グリッド基板
US6300685B1 (en) Semiconductor package
US20100314728A1 (en) Ic package having an inductor etched into a leadframe thereof
US20130017652A1 (en) Method of manufacturing a semiconductor device package with a heatsink
EP0497744B1 (en) Metal heat sink baseplate for a resin-encapsulated semiconductor device, having raised portions for welding ground connection wires thereon
US6617198B2 (en) Semiconductor assembly without adhesive fillets
US20070096271A1 (en) Substrate frame
US6791166B1 (en) Stackable lead frame package using exposed internal lead traces
JPH07201925A (ja) フィルムキャリアテープ
JPS61274333A (ja) 半導体装置
KR100377267B1 (ko) 리드프레임의 칩탑재판 구조 및 그 제조 방법
US20120181677A1 (en) Semiconductor device package with two component lead frame
WO2000068993A1 (en) Semiconductor devices with improved lead frame structures
KR100575859B1 (ko) 볼 그리드 어레이 패키지

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130305

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20140304

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20150303

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20160303

Year of fee payment: 14

FPAY Annual fee payment

Payment date: 20170306

Year of fee payment: 15

FPAY Annual fee payment

Payment date: 20180309

Year of fee payment: 16

FPAY Annual fee payment

Payment date: 20190307

Year of fee payment: 17

FPAY Annual fee payment

Payment date: 20200309

Year of fee payment: 18