KR100375248B1 - Method for mounting a semiconductor chip on a substrate, and semiconductor device adapted for mounting on a substrate - Google Patents
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Abstract
반도체 장치를 제조하기 위한 방법은, 본딩 패드가 있는 패드 실장면을 갖는 반도체 칩을 제공하는 단계, 상기 패드 실장면에 인쇄 회로 시트를 부착하는 단계, 각기 상기 본딩 패드와 상기 인쇄 회로 시트의 도전성 트레이스를 상호 연결하는 도전성 본딩 와이어들을 형성하는 단계, 인쇄면과 상기 패드 실장면 상에 포토레지스트 층을 형성하는 단계, 상기 포토레지스트 층 내에, 각기 본딩 패드로부터 벗어나 있는 도전성 트레이스의 일부를 노출시키도록 액세스 홀들을 형성하는 단계, 및 상기 액세스 홀에, 각기 각각의 상기 본딩 패드에 전기적으로 접속되도록 다수의 도전성 바디를 형성하는 단계를 포함하고 있다.A method for manufacturing a semiconductor device includes providing a semiconductor chip having a pad mounting surface with a bonding pad, attaching a printed circuit sheet to the pad mounting surface, respectively, conductive traces of the bonding pad and the printed circuit sheet, respectively. Forming conductive bonding wires interconnecting the interconnects, forming a photoresist layer on a printed surface and the pad mounting surface, and accessing in the photoresist layer to expose a portion of the conductive traces, each of which is away from the bonding pad. Forming holes and forming a plurality of conductive bodies in the access holes so as to be electrically connected to each of the bonding pads, respectively.
Description
본 발명은 기판에 반도체 칩을 실장하기 위한 방법 및 기판에 실장하기에 적합한 반도체 장치에 관한 것이다.The present invention relates to a method for mounting a semiconductor chip on a substrate and to a semiconductor device suitable for mounting on a substrate.
반도체 제작 기술의 빠른 진보에 의해, 반도체 칩의 표면의 본딩 패드는 점점 작아지고, 인접한 본딩 패드간의 거리가 짧아지고 있다. 이 때문에 외부 회로에 반도체 칩을 접속하기가 어렵고, 생산 수율에 악영향을 줄 수 있다.With the rapid advance of semiconductor manufacturing technology, the bonding pads of the surface of a semiconductor chip become smaller and the distance between adjacent bonding pads becomes shorter. For this reason, it is difficult to connect a semiconductor chip to an external circuit, and it may adversely affect a production yield.
공동 계류중인 미국 특허 출원 제 09/688,855 호에는, 반도체 장치를 준비하도록 기판에 반도체 칩을 실장하기 위한 방법이 개시되어 있다. 기판에는 다수의 땜납 지점을 갖춘 칩 실장 영역이 있다. 반도체 칩에는 대응하는 땜납 지점에 접속되며 칩 실장 영역의 대응하는 땜납 지점의 위치로부터 벗어나 있는 위치에서 패드 실장면에 배치되는 다수의 본딩 패드를 갖춘 패드 실장면이 있다. 상기 방법은, 각기 패드 실장면의 하나의 본딩 패드의 일부와 바르게 맞춰지며 이 일부를 노출시키는 다수의 접촉 수용 홈이 있는 패드 실장면에 포토레지스트 층을 형성하는 단계, 및 각기 하나의 본딩 패드에 전기적으로 접속되며, 각기, 하나의 접촉 수용 홈을 채우며 각각의 본딩 패드에 접속된 고정부, 상기 고정부로부터 연장하며 포토레지스트 층의 표면에 형성된 연장부, 및 상기 연장부의 일단으로부터 돌출하며 상기 앵커부에 대향하는 포토레지스트 층의 표면에 형성된 접촉부를 가지는 다수의 도전성 바디를 형성하는 단계를 포함한다. 상기 접촉부는 기판의 칩 실장 영역의 각각의 땜납 지점에 대응하는 위치에 배치된다.Co-pending US patent application Ser. No. 09 / 688,855 discloses a method for mounting a semiconductor chip on a substrate to prepare a semiconductor device. The substrate has a chip mounting area with a number of solder points. The semiconductor chip has a pad mounting surface having a plurality of bonding pads connected to the corresponding solder points and disposed on the pad mounting surface at positions away from the positions of the corresponding solder points in the chip mounting area. The method comprises the steps of forming a photoresist layer on a pad mounting surface having a plurality of contact receiving grooves that are correctly aligned with and exposing a portion of one bonding pad of the pad mounting surface, and each one bonding pad An anchor connected electrically and connected to each bonding pad and filling each contact receiving groove, an extension extending from the anchor and formed on the surface of the photoresist layer, and protruding from one end of the extension; Forming a plurality of conductive bodies having contacts formed on a surface of the photoresist layer opposite the portion. The contact portion is disposed at a position corresponding to each solder point of the chip mounting region of the substrate.
본 발명의 주목적은 전술한 문제를 해결하도록 기판에 반도체 칩을 실장하기 위해서, 전술한 공동 계류중인 미국 특허 출원 제 09/688,855 호에 개시되어 있는 것과 동일한 형태의 방법을 제공하는 것이다.It is a primary object of the present invention to provide a method of the same type as disclosed in the aforementioned co-pending US patent application Ser. No. 09 / 688,855, for mounting a semiconductor chip on a substrate to solve the above problem.
본 발명의 다른 목적은 전술한 문제를 해결할 수 있는 전술한 공동 계류중인 미국 특허 출원 제 09/688,855 호에 개시되어 있는 것과 동일한 형태의 반도체 장치를 제공하는 것이다.Another object of the present invention is to provide a semiconductor device of the same type as disclosed in the aforementioned co-pending US patent application Ser. No. 09 / 688,855, which can solve the above problem.
본 발명의 제1 특징에 따르면, 다수의 땜납 지점을 갖춘 칩 실장 영역을 갖는 기판에 반도체 칩을 실장하기 위한 방법이 제공된다. 상기 반도체 칩에는 대응하는 땜납 지점에 접속되며 칩 실장 영역의 대응하는 땜납 지점의 위치로부터 벗어나 있는 위치에서 패드 실장면에 배치되는 다수의 본딩 패드를 갖춘 상기 패드 실장면이 있다. 상기 방법은, 상기 패드 실장면에, 상기 패드 실장면에 대향하고, 각기 인쇄 회로 시트로부터 노출되는 상기 본딩 패드에 전기적으로 접속되며 각기 인쇄면을 따라서 측방향으로 상기 본딩 패드로부터 이격된 다수의 도전성 트레이스가 인쇄되는 상기 인쇄면이 있는 비도전성 기판을 포함하는 상기 인쇄 회로 시트를 부착하는 단계; 각기 상기 본딩 패드와 상기 도전성 트레이스를 상호 연결하는 다수의 도전성 본딩 와이어를 형성하는 단계; 상기 본딩 패드와 상기 본딩 와이어가 매립되도록 상기 인쇄면과 상기 패드 실장면 상에 포토레지스트 층을 형성하여 단계; 상기 포토레지스트 층 내에, 각기 각각의 도전성 트레이스의 적어도 일부와 바르게 맞춰지며 이 일부를 노출시키는 액세스 홀들을 형성하는 단계; 및 상기 액세스 홀들에 다수의 도전성 바디를 형성하는 단계를 포함하며, 상기 도전성 바디는 각기 각각의 상기 본딩 패드에 전기적으로 접속된다.According to a first aspect of the invention, a method is provided for mounting a semiconductor chip on a substrate having a chip mounting area with a plurality of solder points. The semiconductor chip has the pad mounting surface with a plurality of bonding pads connected to the corresponding solder points and disposed on the pad mounting surface at positions away from the positions of the corresponding solder points in the chip mounting area. The method includes a plurality of conductive surfaces facing the pad mounting surface, electrically connected to the bonding pads, each exposed from a printed circuit sheet, and spaced apart from the bonding pads in a lateral direction along the printing surface, respectively. Attaching the printed circuit sheet comprising the printed sided non-conductive substrate onto which a trace is printed; Forming a plurality of conductive bonding wires that interconnect the bonding pads and the conductive traces, respectively; Forming a photoresist layer on the printing surface and the pad mounting surface such that the bonding pad and the bonding wire are embedded; Forming access holes in the photoresist layer, each access hole being correctly aligned with and exposing at least a portion of each conductive trace; And forming a plurality of conductive bodies in the access holes, each conductive body being electrically connected to each of the bonding pads.
본 발명의 제2 특징에 따르면, 반도체 장치는 다수의 땜납 지점을 갖춘 칩 실장 영역을 갖는 기판에 실장하기에 적합하다. 상기 반도체 장치는, 상기 칩 실장 영역의 대응하는 땜납 지점의 위치로부터 벗어나 있는 위치에서 패드 실장면에 배치되는 다수의 본딩 패드를 갖춘 상기 패드 실장면을 갖는 반도체 칩; 상기 패드 실장면에 대향하고 각기 인쇄면을 따라서 측방향으로 상기 본딩 패드로부터 이격된 다수의 도전성 트레이스가 인쇄되는 상기 인쇄면이 있는 비도전성 기판을 포함하며 상기 패드 실장면에 부착된 인쇄 회로 시트; 각기 상기 본딩 패드와 상기 도전성 트레이스를 상호 연결하는 다수의 도전성 본딩 와이어; 상기 본딩 패드와 상기 본딩 와이어가 포토레지스트 층 내에 매립되도록 상기 인쇄면과 상기 패드 실장면 상에 놓이며, 각기 각각의 도전성 트레이스의 일부와 바르게 맞춰지며 이 일부를 노출시키는 다수의 액세스 홀로 형성된 상기 포토레지스트 층; 및 각기 상기 액세스 홀에 배치되며, 각기 상기 본딩 패드에 전기적으로 접속되는 다수의 도전성 바디를 포함한다.According to a second aspect of the invention, a semiconductor device is suitable for mounting on a substrate having a chip mounting area with a plurality of solder points. The semiconductor device includes a semiconductor chip having the pad mounting surface having a plurality of bonding pads disposed on the pad mounting surface at a position deviating from a position of a corresponding solder point of the chip mounting region; A printed circuit sheet comprising the printed surface non-conductive substrate facing the pad mounting surface and each of which has a plurality of conductive traces printed from the bonding pad laterally along the printing surface and attached to the pad mounting surface; A plurality of conductive bonding wires respectively interconnecting the bonding pads and the conductive traces; The photos formed on the printing surface and the pad mounting surface such that the bonding pads and the bonding wires are embedded in the photoresist layer, each formed of a plurality of access holes, each of which is correctly aligned with and exposes a portion of each conductive trace. Resist layer; And a plurality of conductive bodies, each disposed in the access hole, each of which is electrically connected to the bonding pads.
도 1은 본 발명의 방법에 따라서 도전성 본딩 와이어를 통하여 인쇄 회로 시트(sheet)에 접속된 반도체 칩을 도시하는 단편적인 사시도,1 is a fragmentary perspective view showing a semiconductor chip connected to a printed circuit sheet through a conductive bonding wire in accordance with the method of the present invention;
도 2는 도 1의 인쇄 회로 시트, 본딩 와이어, 및 반도체 칩의 조립체의 단면도,2 is a cross-sectional view of the assembly of the printed circuit sheet, bonding wire, and semiconductor chip of FIG.
도 3은 본 발명의 방법에 따라서 도 2의 조립체에 대한 포토리소그래피 처리에 사용되는 포토레지스트 층 및 마스크를 도시하는 도면,3 illustrates a photoresist layer and mask used for photolithographic processing for the assembly of FIG. 2 in accordance with the method of the present invention;
도 4는 본 발명의 방법에 따라서 도 3의 포토레지스트 층 내에 형성된 액세스 홀 및 이 액세스 홀에 형성된 도전성 바디를 도시하는 도면,4 illustrates an access hole formed in the photoresist layer of FIG. 3 and a conductive body formed in the access hole according to the method of the present invention;
도 5는 도 4의 포토레지스트 층, 도전성 바디, 인쇄 회로 시트, 본딩 와이어, 및 반도체 칩의 조립체를 도시하는 도면,5 illustrates an assembly of the photoresist layer, conductive body, printed circuit sheet, bonding wire, and semiconductor chip of FIG. 4;
도 6 및 도 7은 본딩 패드의 다른 설계에 따라서 도 5로부터 변형되는 포토레지스트 층, 도전성 바디, 인쇄 회로 시트, 본딩 와이어, 및 반도체 칩의 조립체의 다른 구성을 도시하는 도면이다.6 and 7 illustrate another configuration of an assembly of a photoresist layer, a conductive body, a printed circuit sheet, a bonding wire, and a semiconductor chip, which is modified from FIG. 5 according to another design of the bonding pad.
〈도면의 주요부분에 대한 부호의 설명〉<Explanation of symbols for main parts of drawing>
1 : 반도체 칩 2 : 인쇄 회로 시트1: semiconductor chip 2: printed circuit sheet
3 : 포토레지스트 층 4 : 마스크3: photoresist layer 4: mask
5 : 도전성 바디(conductive body) 9 : 기판5 conductive body 9 substrate
10 : 패드 실장면 11 : 본딩 패드10 pad mounting surface 11 bonding pad
20 : 인쇄면 21 : 도전성 트레이스20: printed side 21: conductive trace
22 : 도전성 본딩 와이어 90 : 땜납 지점(solder point)22 conductive bonding wire 90 solder point
211 : 도전성 트레이스의 접촉부211: contact portion of the conductive trace
도 5는 본 발명의 방법에 따라서 기판(9)에 실장되는 반도체 칩(1)을 도시하는 도면이다. 기판(9)에는 다수의 땜납 지점(90)을 갖춘 칩 실장 영역이 있다. 반도체 칩(1)에는 대응하는 땜납 지점(90)에 접속되며 기판(9)의 칩 실장 영역의 대응하는 땜납 지점(90)의 위치로부터 벗어나 있는 위치에서 패드 실장면(10)에 배치되는 다수의 본딩 패드(11)를 갖춘 패드 실장면(10)이 있다(도 1 참조). 본딩 패드(11)는 패드 실장면(10)의 중심선을 따라 정렬된다.5 shows a semiconductor chip 1 mounted on a substrate 9 according to the method of the present invention. The substrate 9 has a chip mounting area with a plurality of solder points 90. The semiconductor chip 1 is connected to a corresponding solder point 90 and disposed on the pad mounting surface 10 at a position away from the position of the corresponding solder point 90 in the chip mounting region of the substrate 9. There is a pad mounting surface 10 with a bonding pad 11 (see FIG. 1). The bonding pads 11 are aligned along the centerline of the pad mounting surface 10.
도 1 내지 도 5는 본 발명의 방법에 따라서 기판(9)에 실장되는 반도체 장치를 형성하도록 반도체 칩(1)을 처리하기 위한 단계를 연속적으로 도시한다.1 to 5 continuously illustrate the steps for processing the semiconductor chip 1 to form a semiconductor device mounted on the substrate 9 according to the method of the present invention.
도 1 및 도 2에서, 인쇄 회로 시트(2)는 본딩 패드(11)가 있는 패드 실장면(10)의 부분이 이 인쇄 회로 시트(2)로부터 노출되도록 패드 실장면(10)에 부착된다. 이 인쇄 회로 시트(2)는, 패드 실장면(10)에 대향하며, 각기 본딩 패드(11)에 전기적으로 접속되며 각기 인쇄면을 따라서 측방향으로 본딩 패드(11)로부터 이격된 다수의 도전성 트레이스(21)가 인쇄되는 상기 인쇄면(20)이 있는 비도전성 기판(21)을 포함한다.1 and 2, the printed circuit sheet 2 is attached to the pad mounting surface 10 such that a portion of the pad mounting surface 10 with the bonding pad 11 is exposed from the printed circuit sheet 2. The printed circuit sheet 2 is opposed to the pad mounting surface 10, and is electrically connected to the bonding pads 11, respectively, and is provided with a plurality of conductive traces spaced apart from the bonding pads 11 laterally along the printing surface. And a non-conductive substrate 21 having the printing surface 20 on which 21 is printed.
다수의 도전성 본딩 와이어(22)는 각기 본딩 패드(11)와 도전성 트레이스(21)를 상호 연결하도록 공지된 와이어 본딩 기술을 통하여 형성된다.The plurality of conductive bonding wires 22 are formed through known wire bonding techniques to interconnect the bonding pads 11 and the conductive traces 21, respectively.
도 3에서, 포토레지스트 층(3) 등의 광경화성 층은 본딩 패드(11) 및 본딩 와이어(22)가 이 포토레지스트 층(3)에 매립되도록 인쇄면(20)과 패드 실장면(10) 상에 형성된다. 마스크(4)는 포토레지스트 층(3) 위에 포개어지며, 포토레지스트 층(3)은, 도전성 트레이스(21)의 접촉부(211)로부터 벗어나 있는 위치에서 노출된다. 포토레지스트 층(3)의 노출된 부분은 경화하여, 인쇄면(20) 및 패드 실장면(10)을 덮는 절연 격리 층을 형성한다.In FIG. 3, the photocurable layer, such as the photoresist layer 3, has a printed surface 20 and a pad mounting surface 10 such that the bonding pads 11 and the bonding wires 22 are embedded in the photoresist layer 3. Is formed on the phase. The mask 4 is overlaid on the photoresist layer 3, and the photoresist layer 3 is exposed at a position away from the contact portion 211 of the conductive trace 21. The exposed portion of the photoresist layer 3 is cured to form an insulating isolation layer covering the printed surface 20 and the pad mounting surface 10.
도 4에서, 다수의 액세스 홀(30)(하나만 도시됨)이 용제 세척을 통하여 격리 층으로부터 포토레지스트 층(3)의 비노출부를 제거함으로써 포토레지스트 층(3) 내에 형성된다. 액세스 홀(30)은 각기 각각의 도전성 트레이스(21)의 접촉부(211)를 노출시킨다. 바람직하게, 각 도전성 트레이스(21)의 접촉부(211)는 기판(9)의 각각의 땜납 지점(90)과 바르게 맞춰진다(도 5 참조).In FIG. 4, a number of access holes 30 (only one shown) are formed in the photoresist layer 3 by removing unexposed portions of the photoresist layer 3 from the isolation layer through solvent cleaning. The access holes 30 expose the contacts 211 of each conductive trace 21, respectively. Preferably, the contacts 211 of each conductive trace 21 are correctly aligned with the respective solder points 90 of the substrate 9 (see FIG. 5).
다수의 도전성 바디(5)는 각기 액세스 홀(30)에 형성된다(도 5에 하나만 도시됨). 도전성 바디(5)는 각기 각각의 본딩 패드(11)에 전기적으로 접속되며, 기판(9)의 대응하는 땜납 지점(90)과 전기 접속을 허용하도록 각각의 액세스 홀(30)로부터 돌출한다(도 5 참조).A plurality of conductive bodies 5 are each formed in the access holes 30 (only one is shown in FIG. 5). The conductive bodies 5 are each electrically connected to respective bonding pads 11 and protrude from each access hole 30 to allow electrical connection with the corresponding solder points 90 of the substrate 9 (FIG. 5).
도 6 및 도 7은 본딩 패드(11)의 다른 레이아웃에 따라서 도 5로부터 변형되는 포토레지스트 층(3), 도전성 바디(5), 인쇄 회로 시트(2), 본딩 와이어(22), 및 반도체 칩(1)의 조립체의 다른 구성을 도시하는 도면이다. 도 6에서, 본딩 패드(11)는 반도체 칩(1)의 패드 실장면(10)의 주변부에 형성된다. 도 7에서, 본딩 패드(11)는 반도체 칩(1)의 패드 실장면(10)의 중앙부를 따라 두개의 평행 행(row)으로 형성된다.6 and 7 show a photoresist layer 3, a conductive body 5, a printed circuit sheet 2, a bonding wire 22, and a semiconductor chip which are deformed from FIG. 5 according to another layout of the bonding pad 11. It is a figure which shows the other structure of the assembly of (1). In FIG. 6, the bonding pad 11 is formed at the periphery of the pad mounting surface 10 of the semiconductor chip 1. In FIG. 7, the bonding pads 11 are formed in two parallel rows along the central portion of the pad mounting surface 10 of the semiconductor chip 1.
인쇄 회로 시트(2), 본딩 와이어, 및 도전성 바디(5)에 의해, 반도체 칩(1)과 기판(9) 사이의 전기 접속이 용이하게 얻어질 수 있다.By the printed circuit sheet 2, the bonding wires, and the conductive body 5, the electrical connection between the semiconductor chip 1 and the substrate 9 can be easily obtained.
이와 같이 설명된 본 발명에서는, 본 발명의 취지를 벗어나지 않고 각종 변형 및 변화가 만들어 질 수 있다. 그러므로 본 발명은 첨부된 청구항에서 열거된 것에만 한정된다.In the invention thus described, various modifications and changes can be made without departing from the spirit of the invention. Therefore, the invention is limited only to what is listed in the appended claims.
본 발명에 따른 인쇄 회로 시트(2), 본딩 와이어, 및 도전성 바디(5)에 의해, 반도체 칩(1)과 기판(9) 사이의 전기 접속이 용이하게 얻어질 수 있다.By the printed circuit sheet 2, the bonding wire, and the conductive body 5 according to the present invention, an electrical connection between the semiconductor chip 1 and the substrate 9 can be easily obtained.
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