KR100371026B1 - 이득 제어 증폭기 - Google Patents
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Abstract
본 발명은 이득 제어 증폭기에 관한 것으로서, 전계 효과 트랜지스터를 이용한 2단 이상의 증폭기에서 궤환용 트랜지스터의 소오스 단에서 2단 증폭부 트랜지스터의 게이트 단으로 연결되는 제 1궤환 경로와, 궤환용 트랜지스터의 드레인 단에서 1단 증폭부 트랜지스터의 게이트 단으로 연결되는 제 2궤환 경로를 포함함으로써, 이득 제어 바이어스의 변화에 대해 입력 단의 정합 점이 거의 변하지 않고 드레인 단에서 게이트 단으로의 분리 특성 또한 우수하여 증폭부 출력 단 부하의 변화에 의한 전력 특성의 저하를 막을 수 있도록 하는 것을 특징으로 한다.
Description
본 발명은 이득 제어 증폭기에 관한 것으로서, 특히, 크기가 다른 입력 신호를 그 크기에 따라 증폭한 후 일정한 크기의 출력 신호를 내보내도록 하는 이득 제어 증폭기에 관한 것이다.
이러한 이득 제어 증폭기의 이득을 조절하기 위한 방법으로 증폭부의 입/출력 단에 감쇄기를 다는 방법이 있는데, 감쇄기를 증폭부의 입력 단에 사용하는 경우에는 잡음 특성이 나빠지고, 출력 단에 사용하는 경우에는 출력 전력 특성이 저하되며, 두 증폭 단 사이에 사용하는 경우에는 감쇄기에 의한 감쇄 폭만큼 앞 단에 전력 특성면에서 부담을 주게 되는 단점이 있다.
한편, 이득 제어 증폭기의 이득을 조절하기 위한 또 한가지의 방법으로 증폭부의 바이어스를 조절하는 방법이 있는데, 이 방법의 경우 이득을 간단하게 조절할 수 있다는 장점이 있으나 이득을 줄이기 위하여 소비 전력을 줄일 경우 증폭부의 전력 특성이 동시에 저하되는 문제가 있다.
따라서, 상기의 문제점들을 해결하기 위한 방법으로 궤환 회로를 사용하여 증폭부를 구성하는데 상기 궤환 회로에 가변저항을 사용하는 경우에는 궤환의 정도에 따라 증폭부 출력 단의 부하가 변하여 증폭부의 전력 특성과 정합 특성이 저하되는 문제가 생기므로 능동 궤환을 이용한다.
이러한 종래의 능동 궤환을 이용한 이득 제어 증폭기에 대한 회로도가 도 1에 나타나 있다.
도 1을 참조하면, 종래의 능동 궤환을 이용한 이득 제어 증폭기는 외부 신호를 입력하는 제 1입력단자(101)와, 제 1 및 제 2커패시터(103, 104)와 제 1 및 제 2전계효과트랜지스터(FET)(102, 105)로 구성된 증폭부(120)와, 상기 증폭부(120)에 의해 증폭된 신호가 출력되는 출력단자(106)와, 바이어스를 입력받는 제 2입력단자(108)와, 제 3 및 제 4커패시터(107, 111)와 드레인이 접지되고 소오스단에 부하(110)가 연결된 제 3FET(109)로 구성되어 상기 제 2입력단자(108)를 통해 높은 바이어스가 입력될 경우 상기 출력 단자(106)로 출력되는 신호의 일부를 상기 증폭부(120)로 궤환시키는 궤환부(130)로 구성된다.
상기와 같은 종래의 이득 제어 증폭기의 동작을 살펴보면, 먼저, 상기 제 1입력단자(101)를 통해 입력된 신호는 제 1FET(102)에서 반전 증폭되고, 제 1 및 제 2커패시터(103, 104)를 거쳐 제 2FET(105)에서 다시 반전 증폭되어 원 상태의 증폭된 신호로 출력된다. 이 때, 상기 출력된 신호 중 일부는 출력단자(106)를 통하여 출력되고 나머지는 제 3 커패시터(107)를 거쳐 제 3 FET(109)로 입력되는데, 상기 제 2입력단자(108)로 높은 바이어스가 입력될 경우 상기 제 3 FET(109)가 구동되어 증폭 모드로 동작하며, 그 출력이 상기 제 1 및 제 2커패시터(103, 104) 사이의 노드(112)로 전달되며, 그 신호는 상기 제 1 FET(102)에서 반전 증폭된 신호와 서로 상쇄된다. 따라서, 상기 증폭기의 이득이 감소된다.
한편, 상기 제 2입력단자(108)로 낮은 바이어스가 입력될 경우 상기 제 3 FET(109)는 차단 모드가 되어 상기 궤환부(130)는 동작하지 않고 증폭부(120)에 의해 증폭된 신호가 상기 출력 단자(106)를 통해 출력됨으로써, 증폭기의 이득에는 영향을 미치지 않는다.
이와 같이 외부 바이어스의 조절에 의해 증폭기의 이득을 제어하는 종래의 이득 제어 증폭기는 이득 제어의 폭이 좁은 문제가 있다.
따라서, 본 발명에서는 상기와 같은 문제점을 해결하기 위해, 드레인 공통 전계 효과 트랜지스터를 사용하는 2중 능동 궤환 회로를 사용하여 이득제어의 폭을 넓히고자 한다.
즉, 본 발명에서 제공하는 이득 제어 증폭기는 전계 효과 트랜지스터를 이용한 2단 이상의 증폭기에서 궤환용 트랜지스터의 소오스 단에서 2단 증폭부 트랜지스터의 게이트 단으로 연결되는 궤환 경로와 더불어 궤환용 트랜지스터의 드레인 단에서 1단 증폭부 트랜지스터의 게이트 단으로 연결되는 궤환 경로를 추가함으로써 증폭기의 이득 제어 폭을 넓힌 것을 특징으로 한다.
도 1은 종래의 능동 궤환을 이용한 이득 제어 증폭기에 대한 회로도,
도 2는 본 발명의 일 실시예에 따른 2중 능동 궤환을 이용한 이득 제어 증폭기에 대한 회로도,
도 3은 종래의 능동 궤환을 이용한 이득 제어 증폭기와 본 발명의 2중 능동 궤환을 이용한 이득 제어 증폭기의 이득 제어 특성 비교도.
이하, 첨부된 도면을 참조하여 본 발명의 이득 제어 증폭기를 좀 더 상세히 설명하고자 한다.
도 2는 본 발명의 일 실시예에 따른 2중 능동 궤환을 이용한 이득 제어 증폭기에 대한 회로도로서, 도 2를 참조하면, 본 발명의 이득 제어 증폭기는 외부 신호를 입력하는 제 1입력단자(201)와, 제 1 내지 제 3커패시터(202, 204, 205)와 제 1 및 제 2전계효과트랜지스터(FET)(203, 206)로 구성된 증폭부(220)와, 상기 증폭부(220)에 의해 증폭된 신호가 출력되는 출력단자(207)와, 바이어스를 입력받는 제 2입력단자(209)와, 제 4 및 제 5커패시터(208, 213)와 소오스와 드레인단에 부하(211, 212)가 연결된 제 3FET(210)로 구성되어 상기 제 2입력단자(209)를 통해 높은 바이어스가 입력될 경우 상기 출력 단자(207)로 출력되는 신호의 일부를 상기 증폭부(220)로 궤환시키는 궤환부(230)로 구성된다.
상기와 같은 본 발명의 이득 제어 증폭기의 동작을 살펴보면, 먼저, 상기 제 1입력단자(201)를 통해 입력된 신호는 제 1커패시터(202)를 거쳐 제 1FET(203)에서 반전 증폭되어 드레인단을 출력되고, 제 2 및 제 3커패시터(204, 205)를 거쳐 제 2FET(206)에서 다시 반전 증폭되어 원 상태의 증폭된 신호가 양의 위상을 갖는 신호로 증폭되어 출력된다.
이 때, 상기 출력된 신호 중 일부는 상기 제2FET(206)의 드레인단에 연결된 출력단자(207)를 통하여 출력되고 나머지는 제 4커패시터(208)를 거쳐 제 3FET(210)로 입력되는데, 상기 제 3FET(210)는 제 2입력단자(209)로 입력되는 바이어스의 상태에 따라 그 동작 여부가 결정된다.
예컨대, 상기 제 2입력단자(209)로 낮은 바이어스가 입력되면 상기 제 3FET(210)는 차단 모드가 되어 신호의 궤환이 일어나지 않으며, 높은 바이어스가 입력되면 증폭 모드가 되어 상기 제 3FET(210)의 게이트단에 입력된 신호, 즉 상기 제 2FET(206)의 반전 증폭신호를 비반전 증폭하여 출력한다.
상기와 같이 제 3FET(210)가 증폭모드로 동작할 경우 상기 제 3FET(210)의 소오스단으로는 상기 제 2FET(206)의 반전 증폭신호를 비반전 증폭한 신호, 즉 제 1FET(203)의 입력 신호와 같은 양의 위상을 갖는 신호가 출력되어 상기 제 2 및 제 3커패시터(204, 205)사이의 노드(214)로 궤환되며 그 결과 상기 제 1FET(203)에서 반전 증폭된 음의 신호와 상쇄되도록 하고, 상기 제 3FET(210)의 드레인단으로는 상기 제 2FET(206)의 반전 증폭신호를 다시 반전 증폭한 신호, 즉 입력 신호와 다른 음의 위상을 갖는 신호가 출력되어 상기 제 1입력단자(201)와 제 1커패시터(202) 사이의 노드(215)로 궤환되며 그 결과로 상기 제 1입력단자(201)에서 입력된 양의 신호와 상쇄되도록 한다.
한편, 도 3은 종래의 능동 궤환을 이용한 이득 제어 증폭기와 본 발명의 2중 능동 궤환을 이용한 이득 제어 증폭기의 이득 제어 특성을 비교한 그래프로서, 도 3을 참조하면, 본 발명에 의한 이득 제어 증폭기의 이득 제어 특성(32)이 종래의증폭기의 이득 제어 특성(31) 보다 더 우수함을 알 수 있다. 도 3의 경우를 보면, 이득 제어 바이어스(V)가 3인 경우 그 차이는 5dB가 된다.
이와 같은 본 발명의 이득 제어 증폭기는 음의 궤환을 이루는 경로를 두 가지로함으로써, 이득 제어 바이어스의 변화에 대해 입력 단의 정합 점이 거의 변하지 않고 드레인 단에서 게이트 단으로의 분리 특성 또한 우수하여 증폭부 출력단 부하의 변화에 의한 전력 특성의 저하를 막을 수 있는 장점을 유지하면서 증폭기의 이득 제어 폭을 더 넓게 확보할 수 있는 효과가 있다.
Claims (2)
- 제1입력단자를 통하여 게이트단으로 입력되는 신호를 반전 증폭하여 드레인단으로 출력하는 제1FET와, 제1FET의 드레인단을 통하여 게이트단으로 입력되는 반전 증폭신호를 다시 반전 증폭하여 드레인단에 연결된 출력단자로 출력하는 제2FET로 구성된 증폭부; 및상기 제2FET의 드레인단을 통하여 출력되는 반전 증폭신호가 게이트단으로 입력되고, 상기 게이트단에 연결된 제2입력단자를 통해 입력되는 바이어스의 크기에 따라서 증폭모드와 차단모드로 작동하며, 증폭모드로 작동 시 게이트단으로 입력되는 제2FET의 반전 증폭신호를 비반전 증폭하여 소스단을 통하여 상기 제1FET의 드레인단으로 궤환시켜 제1FET의 드레인단으로 출력되는 반전 증폭신호를 상쇄시키고, 차단모드로 작동 시 동작하지 않는 제3FET로 구성된 궤환부로 구성되는 이득 제어 증폭기에 있어서,상기 궤환부의 제3FET가 증폭모드로 작동 시 게이트단으로 입력되는 제2FET의 반전 증폭신호를 다시 반전 증폭하여 드레인단을 통하여 상기 제1FET의 게이트단으로 궤환시켜 상기 제1FET의 게이단으로 입력되는 신호를 상쇄시키는 것을 특징으로 하는 이득 증폭 제어기.
- 제 1 항에 있어서,상기 FET를 바이폴라트랜지스터로 치환하고 게이트에 대해서 베이스, 소오스에 대해서 에미터, 드레인에 대해서 콜렉터를 대응시킨 것을 특징으로 하는 이득 제어 증폭기.
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- 1999-07-19 KR KR10-1999-0029163A patent/KR100371026B1/ko not_active IP Right Cessation
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