KR100365093B1 - Method for processing structure of shallow trench isolation in a semiconductor process - Google Patents
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Abstract
반도체 제조공정에 있어서 샐로우 트렌치 분리 구조를 제조하기 위한 방법으로, 반도체기판에 패드산화막과 질화막을 순차 형성하는 과정과, 질화막과 패드산화막과 반도체기판을 순차 식각하여 샐로우 트렌치를 형성하는 과정과, 샐로우 트렌치와 질화막 위에 플라즈마 CVD 장치를 이용하여 HDP 산화막을 전면 형성하는 과정과, 샐로우 트렌치가 매몰되도록 HDP 산화막 위에 APCVD 산화막을 형성하고 덴서파이하는 과정과, 샐로우 트렌치 영역을 제외한 나머지 영역의 APCVD 산화막과 HDP 산화막을 식각하여 STI 패턴을 형성하는 과정과, STI 패턴이 형성되면 질화막의 상측 표면을 엔드포인트 기준면으로 설정한 후 CMP 공정을 이용하여 STI 패턴의 상측부분을 엔드포인트 기준면까지 폴리싱하여 제거하는 과정과, STI 패턴의 상측부분이 폴리싱으로 제거되면 질화막을 식각하여 제거하는 과정으로 구성하여 샐로우 트렌치의 측벽이 CMP 공정으로 찢어지거나 마이크로 스크래치 등이 발생되는 것을 방지하여 반도체소자의 신뢰성을 확보할 수 있도록 함에 있다.A method for manufacturing a shallow trench isolation structure in a semiconductor manufacturing process, the method comprising sequentially forming a pad oxide film and a nitride film on a semiconductor substrate, forming a shallow trench by sequentially etching the nitride film, the pad oxide film, and a semiconductor substrate; Process of forming the entire HDP oxide film on the shallow trench and the nitride film using a plasma CVD apparatus, forming and densifying the APCVD oxide film on the HDP oxide film so that the shallow trench is buried, and remaining areas except the shallow trench area. Forming the STI pattern by etching the APCVD oxide film and the HDP oxide film of the APCVD layer Removal process and the upper part of the STI pattern is removed by polishing. It is a shallow trench side wall by configuring the process of removing the etching film is torn by the CMP process to prevent the micro-scratches can occur as to ensure the reliability of the semiconductor device.
Description
본 발명은 반도체 제조공정에 있어서 샐로우 트렌치 분리(shallow trench isolation) 구조를 제조하기 위한 방법에 관한 것으로, 특히 반도체소자를 전기적으로 분리하기 위한 샐로우 트렌치 분리 구조에서 측벽을 견고하게 형성하기 위한 샐로우 트렌치 분리 구조의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a shallow trench isolation structure in a semiconductor manufacturing process. In particular, the present invention relates to a method for firmly forming sidewalls in a shallow trench isolation structure for electrically separating semiconductor devices. A method for producing a low trench isolation structure.
반도체 기판의 표면에 다수의 반도체소자를 형성하기 위해 각각의 반도체 소자를 전기적으로 분리시키게 된다. 반도체소자를 전기적으로 분리시키기 위한 방법으로 LOCOS(local oxidation of silicon)와 샐로우 트렌치 분리방법(shallow trench isolation: 이하 STI로 약칭함)이 사용된다.In order to form a plurality of semiconductor devices on the surface of the semiconductor substrate, each semiconductor device is electrically separated. Local oxidation of silicon (LOCOS) and shallow trench isolation methods (hereinafter, abbreviated as STIs) are used to electrically isolate semiconductor devices.
LOCOS 방법은 반도체기판 위에 전면에 산화막과 질화막을 순차적으로 형성한다. 산화막과 질화막이 형성되면 반도체기판이 드러나도록 LOCOS가 형성될 영역의 질화막과 산화막을 순차 식각한다. LOCOS가 형성될 영역의 질화막과 산화막이 제거되면 제거된 영역에 산화막을 성장시켜 LOCOS를 형성하게 된다. LOCOS를 이용하여 반도체소자 사이를 전기적으로 절연시켜 분리시키는 경우에 산화막이 성장하는 과정에서 수평방향으로 확산 성장함으로써 반도체소자가 형성될 영역이 좁아지며 평탄도가 저하되어 사진공정 진행시 포커스 에러(focus error)가 발생되는 등의 문제점이 있다.In the LOCOS method, an oxide film and a nitride film are sequentially formed on the entire surface of a semiconductor substrate. When the oxide film and the nitride film are formed, the nitride film and the oxide film in the region where the LOCOS is to be formed are sequentially etched so that the semiconductor substrate is exposed. When the nitride film and the oxide film of the region where the LOCOS is to be formed are removed, the oxide film is grown in the removed region to form the LOCOS. When LOCOS is used to electrically insulate and separate the semiconductor devices, the diffusion region grows in the horizontal direction in the process of growing the oxide film, thereby narrowing the area where the semiconductor device is to be formed and decreasing the flatness, resulting in a focus error during the photo process. error) occurs.
LOCOS의 문제점을 개선하기 위해 STI 방법이 사용된다. STI 방법을 이용한반도체소자를 전기적으로 분리시키는 방법을 첨부된 도면을 이용하여 설명하면 다음과 같다.The STI method is used to improve the problem of LOCOS. A method of electrically separating the semiconductor device using the STI method will be described with reference to the accompanying drawings.
도 1a 내지 도 1e는 종래의 반도체 제조 공정에 있어서 샐로우 트렌치 분리 구조를 제조하기 위한 방법을 나타낸 단면도로 도 1a는 패드산화막(2)과 질화막(3)이 전면적으로 형성된 반도체기판(1)의 부분 단면을 도시하고 있다. 도 1a에서와 같이 반도체기판(1)에 고온 분위기에서 SiO2막질을 침적시켜 패드산화막(2)을 형성한 후 Si3N4로 형성되는 질화막(3)을 순차 형성한다. 반도체기판(1)에 패드산화막(2)과 질화막(3)이 순차 형성되면 패드영역(pad region:A)을 전기적으로 분리하기 위해 분리영역(isolation region;B)에 샐로우 트렌치(1a)를 형성한다.1A to 1E are cross-sectional views illustrating a method for manufacturing a shallow trench isolation structure in a conventional semiconductor manufacturing process. FIG. 1A illustrates a semiconductor substrate 1 having a pad oxide film 2 and a nitride film 3 formed thereon. A partial cross section is shown. As shown in FIG. 1A, a SiO 2 film is deposited on the semiconductor substrate 1 in a high temperature atmosphere to form a pad oxide film 2, and then a nitride film 3 formed of Si 3 N 4 is sequentially formed. When the pad oxide film 2 and the nitride film 3 are sequentially formed on the semiconductor substrate 1, the shallow trench 1a is disposed in the isolation region B to electrically separate the pad region A. FIG. Form.
샐로우 트렌치(1a)는 도 1b에서와 같이 반도체소자가 형성될 패드영역(A)을 전기적으로 분리시키기 위해 질화막(3), 패드산화막(2) 및 반도체기판(1)을 순차적으로 식각하여 형성한다. 질화막(3), 패드산화막(2) 및 반도체기판(1)의 식각시 이방성 식각방법을 이용하여 식각한다. 이방성 식각방법을 이용하여 샐로우 트렌치(1a)를 형성함으로써 샐로우 트렌치(1a)의 양측벽이 패드영역(A)으로 과도하게 식각되는 것을 방지할 수 있다.The shallow trench 1a is formed by sequentially etching the nitride film 3, the pad oxide film 2, and the semiconductor substrate 1 to electrically isolate the pad region A in which the semiconductor device is to be formed, as shown in FIG. 1B. do. The etching of the nitride film 3, the pad oxide film 2, and the semiconductor substrate 1 is performed using an anisotropic etching method. By forming the shallow trench 1a by using the anisotropic etching method, it is possible to prevent the side walls of the shallow trench 1a from being excessively etched into the pad area A. FIG.
샐로우 트렌치(1a)가 형성되면 반도체기판(1)의 전면에 SiO2재질을 소정의 두께로 형성한 후 사진식각 공정을 이용하여 도 1c에서와 같은 리니어 산화막(4)을 형성한다. 리니어 산화막(4)이 형성되면 열산화막 제조 방법을 이용하여 전면에 APCVD(도시 않음)를 이용하여 샐로우 트렌치(1a)가 매몰되도록 APCVD 산화막(5)을형성한다. APCVD 산화막(5)이 형성되면 도 1d에서와 같이 감광액(도시 않음)을 도포한 후 리버스 마스크(reverse mask)(도시 않음)를 이용하여 감광막패턴(6)을 형성한다.When the shallow trench 1a is formed, a SiO 2 material is formed on the entire surface of the semiconductor substrate 1 to a predetermined thickness, and then a linear oxide film 4 as shown in FIG. 1C is formed using a photolithography process. When the linear oxide film 4 is formed, the APCVD oxide film 5 is formed so that the shallow trench 1a is buried in the entire surface using a thermal oxide film production method using APCVD (not shown). When the APCVD oxide film 5 is formed, a photoresist (not shown) is applied as shown in FIG. 1D, and then the photoresist pattern 6 is formed by using a reverse mask (not shown).
감광막패턴(6)이 형성되면 감광막패턴(6)을 식각마스크로 하여 APCVD 산화막(5)을 식각한다. APCVD 산화막(5)의 식각시 측면 식각이 과도하게 진행되는 것을 방지하기 위해 이방성 식각방법을 이용하여 APCVD 산화막(5)을 식각한다. 여기서 질화막(3)은 하드마스크(hard mask)로 사용된다. 이방성 식각방법으로 APCVD 산화막(5)이 식각되어 제거되면 STI 패턴(5a)이 형성된다. STI 패턴(5a)이 형성되면 CMP(chemical-mechanical polishing)공정이 진행된다.When the photoresist pattern 6 is formed, the APCVD oxide film 5 is etched using the photoresist pattern 6 as an etching mask. The APCVD oxide film 5 is etched by using an anisotropic etching method in order to prevent excessive lateral etching during etching of the APCVD oxide film 5. The nitride film 3 is used as a hard mask. When the APCVD oxide film 5 is etched and removed by the anisotropic etching method, the STI pattern 5a is formed. When the STI pattern 5a is formed, a chemical-mechanical polishing (CMP) process is performed.
CMP공정은 STI 패턴(5a)의 상측 부분을 제거하기 위해 실시되며 질화막(3)은 CMP공정이 진생되는 동안 버퍼(buffer) 역할을 하게 되고, 폴리싱(polishing)의 엔드 포인트(end point)면으로 작용한다. STI 패턴(5a)의 폴리싱 작업이 완료되면 도 1e에서와 같이 버퍼 역할을 하는 질화막(3)을 습식식각으로 제거하여 STI 패턴(5a)을 완성하여 반도체소자가 형성될 패드영역(A)들 사이를 전기적으로 분리시키게 된다.The CMP process is performed to remove the upper portion of the STI pattern 5a, and the nitride film 3 acts as a buffer during the CMP process and serves as an end point for polishing. Works. After the polishing of the STI pattern 5a is completed, as shown in FIG. 1E, the nitride film 3 serving as a buffer is removed by wet etching to complete the STI pattern 5a to form a gap between the pad regions A on which the semiconductor device is to be formed. Is electrically isolated.
반도체소자가 형성될 패드영역(A)들 사이를 전기적으로 분리시키기 위한 종래의 STI 패턴을 이용한 반도체소자 분리방법은 CMP공정 진행시 열산화막 제조 방법으로 형성된 리니어 산화막의 막질이 약해 패드영역과 분리영역의 경계면이 약해져 반도체소자의 신뢰성을 저하시키며, CMP 공정시 마이크로 스크래치나 리니어 산화막이 찢어지는 등의 문제점이 있다.In the semiconductor device separation method using a conventional STI pattern for electrically separating the pad regions A on which the semiconductor devices are to be formed, the film quality of the linear oxide film formed by the thermal oxide film manufacturing method during the CMP process is weak, so that the pad region and the isolation region are used. The interfacial surface is weakened, which lowers the reliability of the semiconductor device, and causes problems such as micro scratches and linear oxide film tearing during the CMP process.
본 발명의 목적은 반도체소자를 전기적으로 분리하기 위한 샐로우 트렌치 분리 구조에서 측벽을 견고하게 하여 CMP공정시 발생되는 결함을 제거할 수 있는 샐로우 트렌치 분리 구조의 제조방법을 제공함에 있다.SUMMARY OF THE INVENTION An object of the present invention is to provide a method of manufacturing a shallow trench isolation structure capable of removing defects generated during a CMP process by strengthening sidewalls in a shallow trench isolation structure for electrically separating semiconductor devices.
본 발명의 다른 목적은 샐로우 트렌치 분리 구조에서 측벽을 견고하게 제조하여 CMP공정시 발생되는 결함을 제거함으로써 패드영역에 형성되는 반도체소자의 신뢰성을 개선시키는데 있다.Another object of the present invention is to improve the reliability of the semiconductor device formed in the pad region by removing the defects generated during the CMP process by firmly manufacturing the sidewall in the shallow trench isolation structure.
도 1a 내지 도 1e는 종래의 반도체 제조 공정에 있어서 샐로우 트렌치 분 리 구조를 제조하기 위한 방법을 나타낸 단면도,1A to 1E are cross-sectional views illustrating a method for manufacturing a shallow trench isolation structure in a conventional semiconductor manufacturing process;
도 2a 내지 도 2i는 본 발명에 의한 반도체 제조 공정에 있어서 샐로우 트렌치 분리 구조를 제조하기 위한 방법을 나타낸 단면도이다.2A to 2I are cross-sectional views illustrating a method for manufacturing a shallow trench isolation structure in a semiconductor manufacturing process according to the present invention.
〈도면의 주요 부분에 대한 부호 설명〉<Description of Signs of Major Parts of Drawings>
10: 반도체기판 10a: 샐로우 트렌치10: semiconductor substrate 10a: shallow trench
11: 패드산화막 12:질화막11: pad oxide film 12: nitride film
13: HDP 산화막 14: APCVD 산화막13: HDP oxide 14: APCVD oxide
14a: STI 패턴14a: STI pattern
본 발명의 반도체 제조공정에 있어서 샐로우 트렌치 분리 구조를 제조하기 위한 방법은 반도체기판에 패드산화막과 질화막을 순차 형성하는 과정; 질화막과 패드산화막과 반도체기판을 순차 식각하여 샐로우 트렌치를 형성하는 과정; 샐로우 트렌치와 질화막 위에 플라즈마 CVD 장치를 이용하여 HDP 산화막을 전면 형성하는 과정; 샐로우 트렌치가 매몰되도록 HDP 산화막 위에 APCVD 산화막을 형성하고 덴서파이(densify)하는 과정; 샐로우 트렌치 영역을 제외한 나머지 영역의 APCVD 산화막과 HDP 산화막을 식각하여 STI 패턴을 형성하는 과정; STI 패턴이 형성되면 질화막의 상측 표면을 엔드포인트(endpoint) 기준면으로 설정한 후 CMP 공정을 이용하여 STI 패턴의 상측부분을 엔드포인트 기준면까지 폴리싱하여 제거하는 과정; 및 STI 패턴의 상측부분이 폴리싱으로 제거되면 질화막을 식각하여 제거하는 과정으로 구성됨을 특징으로 한다.In the semiconductor manufacturing process of the present invention, a method for manufacturing a shallow trench isolation structure includes the steps of sequentially forming a pad oxide film and a nitride film on a semiconductor substrate; Forming a shallow trench by sequentially etching the nitride film, the pad oxide film, and the semiconductor substrate; Forming an entire HDP oxide film on the shallow trench and the nitride film by using a plasma CVD apparatus; Forming and densifying an APCVD oxide layer on the HDP oxide layer so that the shallow trench is buried; Etching the APCVD oxide film and the HDP oxide film in the remaining areas except the shallow trench area to form an STI pattern; Setting an upper surface of the nitride film as an endpoint reference plane when the STI pattern is formed, and then polishing and removing an upper portion of the STI pattern to the endpoint reference plane using a CMP process; And removing the nitride layer by etching the upper portion of the STI pattern by polishing.
반도체기판에 패드산화막과 질화막을 순차 형성하는 과정에서 패드산화막은열산화막 제조 방법이 사용됨을 특징으로 하고, 샐로우 트렌치를 형성하는 과정에서 질화막과 패드산화막과 반도체기판은 이방식 식각방법으로 식각됨을 특징으로 한다.In the process of sequentially forming the pad oxide film and the nitride film on the semiconductor substrate, the method of manufacturing the pad oxide film is a thermal oxide film, and in the process of forming the shallow trench, the nitride film, the pad oxide film, and the semiconductor substrate are etched by this method. It is done.
HDP 산화막을 전면 형성하는 과정에서 HDP 산화막의 두께는 800 내지 1200Å으로 형성됨을 특징으로 하며, APCVD 산화막을 형성하는 과정에서 APCVD 산화막은 열산화막으로 제조하고 덴서파이(densify)하여 제조됨을 특징으로 한다.In the process of forming the entire HDP oxide film is characterized in that the thickness of the HDP oxide film is formed from 800 to 1200Å, the APCVD oxide film in the process of forming the APCVD oxide film is characterized in that it is manufactured by thermal oxide film and densify (densify).
STI 패턴을 형성하는 과정에서 APCVD 산화막과 HDP 산화막은 이방성 식각방법으로 식각됨을 특징으로 하고, CMP 공정을 이용하여 STI 패턴의 상측 부분을 엔드포인트 기준면까지 폴리싱하여 제거하는 과정에서 질화막은 폴리싱 작업시 버퍼로 사용됨을 특징으로 하며, 질화막을 식각하여 제거하는 과정에서 질화막은 습식 식각방법으로 식각됨을 특징으로 한다.In the process of forming the STI pattern, the APCVD oxide and the HDP oxide are etched by the anisotropic etching method, and the nitride film is buffered when the upper portion of the STI pattern is polished to the endpoint reference plane by using the CMP process. In the process of etching and removing the nitride film, the nitride film is etched by a wet etching method.
이하, 본 발명을 첨부된 도면을 이용하여 설명하면 다음과 같다.Hereinafter, the present invention will be described with reference to the accompanying drawings.
도 2a 내지 도 2i는 본 발명에 의한 반도체 제조 공정에 있어서 샐로우 트렌치 분리 구조를 제조하기 위한 방법을 나타낸 단면도이다. 도시된 바와 같이, 반도체기판(10)에 패드산화막(11)과 질화막(12)을 순차 형성하는 과정과, 질화막(12)과 패드산화막(11)과 반도체기판(10)을 순차 식각하여 샐로우 트렌치(10a)를 형성하는 과정과, 샐로우 트렌치(10a)와 질화막(12) 위에 플라즈마 CVD 장치(도시 않음)를 이용하여 HDP 산화막(13)을 전면 형성하는 과정과, 샐로우 트렌치(10a)가 매몰되도록 HDP 산화막(13) 위에 APCVD 산화막(14)을 형성하고 덴서파이 하는 과정과, 샐로우 트렌치(10a) 영역을 제외한 나머지 영역의 APCVD 산화막(14)과 HDP산화막(13)을 식각하여 STI 패턴(14a)을 형성하는 과정과, STI 패턴(14a)이 형성되면 질화막(12)의 상측 표면을 엔드포인트 기준면으로 설정한 후 CMP 공정을 이용하여 STI 패턴(14a)의 상측부분을 엔드포인트 기준면까지 폴리싱하여 제거하는 과정과, STI 패턴(14a)의 상측부분이 폴리싱으로 제거되면 질화막(12)을 식각하여 제거하는 과정으로 구성된다.2A to 2I are cross-sectional views illustrating a method for manufacturing a shallow trench isolation structure in a semiconductor manufacturing process according to the present invention. As shown, a process of sequentially forming the pad oxide film 11 and the nitride film 12 on the semiconductor substrate 10, and sequentially etching the nitride film 12, the pad oxide film 11, and the semiconductor substrate 10. Forming a trench 10a, forming a front surface of the HDP oxide film 13 using a plasma CVD apparatus (not shown) on the shallow trench 10a and the nitride film 12, and forming the trench trench 10a. Forming and densifying the APCVD oxide film 14 on the HDP oxide film 13 so as to be buried, and etching the APCVD oxide film 14 and the HDP oxide film 13 in the remaining regions except for the shallow trench 10a. After forming the pattern 14a and forming the STI pattern 14a, the upper surface of the nitride film 12 is set as the endpoint reference plane, and then the upper portion of the STI pattern 14a is formed using the CMP process. Polishing to remove, and the upper portion of the STI pattern (14a) Once removed consists of a process of removing by etching the nitride film 12.
본 발명의 구성 및 작용을 보다 상세히 설명하면 다음과 같다.Referring to the configuration and operation of the present invention in more detail as follows.
반도체기판에 형성되는 다수의 반도체소자를 전기적으로 분리시키기 위해 먼저 반도체기판(10)에 패드산화막(11)과 질화막(12)을 순차 형성하는 과정이 실시된다. 반도체기판(10)에 패드산화막(11)과 질화막(12)을 순차 형성하는 과정은 도 2a에 도시된다. 도 2a에서와 같이 반도체기판(10) 위에 패드산화막(11)과 질화막(12)을 순차 형성한다. 패드산화막(11)과 질화막(12)은 각각 SiO2와 Si3N4로 형성되며 패드산화막(11)은 열산화막 제조 방법이 사용된다.In order to electrically separate a plurality of semiconductor devices formed on the semiconductor substrate, a process of sequentially forming the pad oxide film 11 and the nitride film 12 on the semiconductor substrate 10 is performed. A process of sequentially forming the pad oxide film 11 and the nitride film 12 on the semiconductor substrate 10 is shown in FIG. 2A. As shown in FIG. 2A, the pad oxide film 11 and the nitride film 12 are sequentially formed on the semiconductor substrate 10. The pad oxide film 11 and the nitride film 12 are formed of SiO 2 and Si 3 N 4 , respectively, and the pad oxide film 11 is a thermal oxide film production method.
반도체기판(10)에 패드산화막(11)과 질화막(12) 형성이 완료되면 질화막(12)과 패드산화막(11)과 반도체기판(10)을 순차 식각하여 샐로우 트렌치(10a)를 형성하는 과정이 실시된다. 샐로우 트렌치(10a)를 형성하는 과정은 도 2b와 도 2c에 도시되어 있다. 샐로우 트렌치(10a)를 형성하기 위해 먼저 도 2b에서와 같이 사진공정을 이용하여 샐로우 트렌치(10a)를 형성할 감광막 패턴(PR)을 형성한다.After the formation of the pad oxide film 11 and the nitride film 12 on the semiconductor substrate 10, a process of forming the shallow trench 10a by sequentially etching the nitride film 12, the pad oxide film 11, and the semiconductor substrate 10. This is carried out. The process of forming the shallow trench 10a is illustrated in FIGS. 2B and 2C. In order to form the shallow trench 10a, a photosensitive film pattern PR for forming the shallow trench 10a is first formed using a photolithography process as shown in FIG. 2B.
샐로우 트렌치(10a)를 형성할 감광막 패턴(PR)이 형성되면 도 2c에서와 같이 샐로우 트렌치(10a)를 형성할 감광막 패턴(PR)을 식각마스크로 하여 질화막(12)과 패드산화막(11)과 반도체기판(10)을 순차 식각한다. 질화막(12)과 패드산화막(11)과 반도체기판(10)을 순차 식각시 이방식 식각방법이 사용되며, 이방성 식각 방법을 이용하여 질화막(12)과 패드산화막(11)이 관통되도록 식각한 후 반도체기판(10)을 소정 두께로 얇게 식각하여 샐로우 트렌치(10a)를 형성한다.When the photoresist pattern PR for forming the shallow trenches 10a is formed, the nitride film 12 and the pad oxide layer 11 are formed using the photoresist pattern PR for forming the shallow trenches 10a as an etch mask, as shown in FIG. 2C. ) And the semiconductor substrate 10 are sequentially etched. When the nitride film 12, the pad oxide film 11, and the semiconductor substrate 10 are sequentially etched, a two-way etching method is used. After the nitride film 12 and the pad oxide film 11 are etched through the anisotropic etching method, the semiconductor is etched. The substrate 10 is thinly etched to a predetermined thickness to form a shallow trench 10a.
샐로우 트렌치(10a)가 형성되면 반도체기판(10)에는 반도체소자가 형성된 패드영역(A)과 패드영역(A)에 형성되는 반도체소자를 전기적으로 분리시키기 위한 분리영역(B)이 형성된다. 반도체기판(10)에 형성되는 다수의 패드영역(A) 사이를 전기적으로 절연시켜 분리시키기 위해 분리영역(B)에 형성되는 샐로우 트렌치(10a)와 질화막(12) 위에 플라즈마 CVD 장치(도시 않음)를 이용하여 HDP 산화막(13)을 전면 형성하는 과정이 실시된다.When the shallow trench 10a is formed, the semiconductor substrate 10 is provided with a pad region A in which the semiconductor elements are formed and a separation region B for electrically separating the semiconductor devices formed in the pad region A. Plasma CVD apparatus (not shown) on the shallow trench 10a and the nitride film 12 formed in the isolation region B to electrically insulate and separate the plurality of pad regions A formed on the semiconductor substrate 10. ), The entire process of forming the HDP oxide film 13 is carried out.
샐로우 트렌치(10a)와 질화막(12) 위에 플라즈마 CVD 장치(도시 않음)를 이용하여 HDP 산화막(13)을 전면 형성하는 과정은 도 2d에 도시되어 있다. 도 2d에서와 같이 HDP 산화막(13)은 플라즈마 CVD 장치를 이용하여 형성된다. HDP 산화막(13)을 제조하기 위해 플라즈마 CVD 장치에 고밀도 플라즈마(high density palsma) 분위기를 조정한 후 이 분위기에서 HDP 산화막(13)을 제조하게 된다. 여기서 HDP 산화막(13)의 두께는 800 내지 1200Å으로 형성되며 바람직하게는 1000Å으로 형성한다.A process of forming the entire HDP oxide film 13 over the shallow trench 10a and the nitride film 12 using a plasma CVD apparatus (not shown) is shown in FIG. 2D. As shown in FIG. 2D, the HDP oxide film 13 is formed using a plasma CVD apparatus. The HDP oxide film 13 is manufactured in this atmosphere after adjusting the high density palsma atmosphere in the plasma CVD apparatus to manufacture the HDP oxide film 13. The HDP oxide film 13 is formed to have a thickness of 800 to 1200 mW, preferably 1000 mW.
HDP 산화막(13)이 질화막(12)과 샐로우 트렌치(10a)의 표면에 형성되면 샐로우 트렌치(10a)가 매몰되도록 HDP 산화막(13) 위에 APCVD 산화막(14)을 형성하는 과정이 실시된다. 샐로우 트렌치(10a)가 매몰되도록 HDP 산화막(13) 위에 APCVD 산화막(14)을 형성하는 과정은 도 2e에 도시되어 있다. 도 2e에서와 같이 열산화막 제조방법을 이용해 샐로우 트렌치(10a)가 매몰되도록 HDP 산화막(13) 위에 APCVD 산화막(14)을 형성한다. 여기서 APCVD 산화막(14)은 APCVD 장치를 이용하여 열산화막을 제조하는 방법을 이용하여 제조되며, HDP 산화막(13)과 APCVD 산화막(14)은 덴서파이하여 막질을 조밀하고 단단하게 제조한다. 이는 Si 재질로 형성된 반도체 기판(10)과 HDP 산화막(13) 또는 APCVD 산화막(14) 사이의 열팽창 계수 차이로 스트레스 받는 것을 줄이고 CMP 공정에서 연마율을 조절하기 위해 사용한다.When the HDP oxide film 13 is formed on the surfaces of the nitride film 12 and the shallow trench 10a, a process of forming the APCVD oxide film 14 on the HDP oxide film 13 is performed so that the shallow trench 10a is buried. The process of forming the APCVD oxide film 14 on the HDP oxide film 13 so that the shallow trench 10a is buried is shown in FIG. 2E. As shown in FIG. 2E, the APCVD oxide layer 14 is formed on the HDP oxide layer 13 so that the shallow trench 10a is buried using the thermal oxide layer manufacturing method. Here, the APCVD oxide film 14 is manufactured using a method of manufacturing a thermal oxide film using an APCVD apparatus, and the HDP oxide film 13 and the APCVD oxide film 14 are densified to produce a dense and hard film. This is used to reduce the stress due to the difference in thermal expansion coefficient between the semiconductor substrate 10 formed of the Si material and the HDP oxide film 13 or the APCVD oxide film 14 and to control the polishing rate in the CMP process.
샐로우 트렌치(10a)가 매몰되도록 HDP 산화막(13) 위에 APCVD 산화막(14)이 형성되면 샐로우 트렌치(10a) 영역을 제외한 나머지 영역의 APCVD 산화막(14)과 HDP 산화막(13)을 식각하여 STI 패턴(14a)을 형성하는 과정이 실시된다. APCVD 산화막(14)과 HDP 산화막(13)을 식각하여 STI 패턴(14a)을 형성하는 과정은 도 2f와 도 2g에 도시되어 있다. 도 2f에서와 같이 STI 패턴(14a)을 형성하기 위해 사진공정을 이용하여 APCVD 산화막(14) 위에 STI 패턴(14a)을 형성할 감광막패턴(PR)을 형성한다.When the APCVD oxide layer 14 is formed on the HDP oxide layer 13 so that the shallow trench 10a is buried, the APCVD oxide layer 14 and the HDP oxide layer 13 in the remaining regions except for the shallow trench 10a region are etched to form an STI. The process of forming the pattern 14a is performed. The process of forming the STI pattern 14a by etching the APCVD oxide film 14 and the HDP oxide film 13 is illustrated in FIGS. 2F and 2G. As shown in FIG. 2F, the photoresist pattern PR for forming the STI pattern 14a is formed on the APCVD oxide film 14 using a photolithography process to form the STI pattern 14a.
STI 패턴(14a)을 형성할 감광막패턴(PR)이 형성되면 STI 패턴(14a)을 형성할 감광막패턴(PR)을 식각마스크로 사용하여 도 2g에서와 같이 샐로우 트렌치(10a) 영역을 제외한 나머지 영역의 APCVD 산화막(14)과 HDP 산화막(13)을 순차 식각하여 STI 패턴(14a)을 형성한다. STI 패턴(14a)을 형성하기 위한 식각은 이방성 식각방법을 사용하여 APCVD 산화막(14)과 HDP 산화막(13)의 식각시 양측면으로 과도하게 식각되는 것을 방지한다.When the photoresist pattern PR for forming the STI pattern 14a is formed, the photoresist pattern PR for forming the STI pattern 14a is used as an etching mask, except for the shallow trench 10a region as shown in FIG. 2G. The APCVD oxide film 14 and the HDP oxide film 13 in the region are sequentially etched to form an STI pattern 14a. The etching for forming the STI pattern 14a prevents excessive etching to both sides during etching of the APCVD oxide film 14 and the HDP oxide film 13 using an anisotropic etching method.
STI 패턴(14a)이 형성되면 질화막(12)의 상측 표면을 엔드포인트 기준면으로설정한 후 CMP 공정을 이용하여 STI 패턴(14a)의 상측부분을 엔드포인트 기준면까지 폴리싱하여 제거하는 과정이 실시된다. TI 패턴(14a)의 상측부분을 엔드포인트 기준면까지 폴리싱하여 제거하는 과정은 도 2h에 도시되어 있다. 도 2h에서와 같이 STI 패턴(14a)이 형성되면 STI 패턴(14a)을 형성하기 위한 감광막패턴(PR)을 제거한 후 STI 패턴(14a)의 상측부분을 폴리싱하여 제거한다.When the STI pattern 14a is formed, the upper surface of the nitride film 12 is set as the endpoint reference plane, and then the upper portion of the STI pattern 14a is polished to the endpoint reference plane by using the CMP process. The process of polishing and removing the upper portion of the TI pattern 14a to the endpoint reference plane is shown in FIG. 2H. When the STI pattern 14a is formed as shown in FIG. 2H, the photoresist pattern PR for forming the STI pattern 14a is removed, and then the upper portion of the STI pattern 14a is polished and removed.
STI 패턴(14a)의 상측부분을 폴리싱 작업시 질화막(12)을 엔드포인트 기준면을 설정한다. 질화막(12)을 엔드포인트 기준면으로 설정하는 경우 CMP 공정을 이용한 폴리싱 작업시 질화막(12)이 버퍼로 사용된다. STI 패턴(14a)의 상측부분의 폴리싱 작업시 HDP 산화막(13)은 막질이 고밀도로 조성됨으로 인해 미세한 슬러리(slurry)의 입자로 인해 찢어지거나 마이크로 스크래치가 발생되는 것을 방지하게 된다.In the polishing operation of the upper portion of the STI pattern 14a, the nitride film 12 is set to the endpoint reference plane. When the nitride film 12 is set as an endpoint reference plane, the nitride film 12 is used as a buffer during polishing using the CMP process. During the polishing operation of the upper portion of the STI pattern 14a, the HDP oxide film 13 is prevented from being torn or micro scratched due to fine slurry particles due to the high density of the film quality.
STI 패턴(14a)의 상측부분을 폴리싱하여 제거하는 과정이 완료되면 질화막(12)을 식각하여 제거하는 과정이 실시된다. 질화막(12)을 식각하여 제거하는 과정은 도 2i에 도시되어 있다. 도 2i에서와 같이 질화막(12)을 습식 식각방법으로 식각하여 제거하게 된다. 질화막(12)이 습식 식각방법으로 식각되면 STI 분리영역의 형성 과정이 완료된다.When the process of polishing and removing the upper portion of the STI pattern 14a is completed, the process of etching and removing the nitride film 12 is performed. A process of etching and removing the nitride film 12 is shown in FIG. 2I. As illustrated in FIG. 2I, the nitride film 12 is etched and removed by a wet etching method. When the nitride film 12 is etched by the wet etching method, the process of forming the STI isolation region is completed.
이상과 같은 과정을 통해 반도체기판에 STI 분리영역을 형성함으로써 CMP 공정시 HDP 산화막이 찢어지거나 마이크로 스크래치 등이 발생되는 것을 방지할 수 있게 되어 보다 견고한 샐로우 트렌치의 측벽을 얻을 수 있게 된다.By forming the STI isolation region on the semiconductor substrate through the above process, it is possible to prevent the HDP oxide film from being torn or micro scratches during the CMP process, thereby obtaining a more solid sidewall of the shallow trench.
이상에서 설명한 바와 같은 본 발명은 샐로우 트렌치의 측벽에 HDP 산화막을 형성함으로써 CMP 공정시 산화막이 찢어지거나 마이크로 스크래치 등의 발생되는 것을 방지할 수 있게 되어 패드영역에 형성되는 반도체소자의 신뢰성을 확보할 수 있는 효과를 제공한다.According to the present invention as described above, by forming the HDP oxide film on the sidewall of the shallow trench, it is possible to prevent the oxide film from being torn or generated during the CMP process, thereby ensuring the reliability of the semiconductor device formed in the pad region. It can be effective.
Claims (8)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000032013A KR100365093B1 (en) | 2000-06-10 | 2000-06-10 | Method for processing structure of shallow trench isolation in a semiconductor process |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000032013A KR100365093B1 (en) | 2000-06-10 | 2000-06-10 | Method for processing structure of shallow trench isolation in a semiconductor process |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010111381A KR20010111381A (en) | 2001-12-17 |
| KR100365093B1 true KR100365093B1 (en) | 2002-12-16 |
Family
ID=45931169
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020000032013A KR100365093B1 (en) | 2000-06-10 | 2000-06-10 | Method for processing structure of shallow trench isolation in a semiconductor process |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100365093B1 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100422949B1 (en) * | 2001-12-31 | 2004-03-12 | 주식회사 하이닉스반도체 | Method for forming a isolation film |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990011953A (en) * | 1997-07-25 | 1999-02-18 | 윤종용 | Trench element isolation method using two kinds of oxide film |
-
2000
- 2000-06-10 KR KR1020000032013A patent/KR100365093B1/en not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990011953A (en) * | 1997-07-25 | 1999-02-18 | 윤종용 | Trench element isolation method using two kinds of oxide film |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20010111381A (en) | 2001-12-17 |
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