KR100364942B1 - 다차원데이타변환장치및방법 - Google Patents

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Abstract

다차원 데이터 변환(multidimensional data transformation) 을 위한 방법 및 장치가 개시된다. 본 발명에 따른 다차원, 비선형 데이터 메모리 저장장치 구조(1409:0,1,2,3,4,5,6,7)는 메모리 복제없이 모든 차원에서 데이터에 대한 동시액세스를 제공한다. "n" 차원에 대해, 2n위치는 다차원 구조에서 최소 서브영역 위치(smallest subarea location)를 기술한다. 따라서, 대응하는 보간 데이터(interpolation data)를 저장하는 2n개의 메모리 뱅크(meomory banks)(1409)가 제공된다. n-차원의 경계 점이 공통임을 인식하고, 입력 데이터에 상관된 저장된 데이터 보간을 허용하는 어드레싱(1405) 및 분류(1415) 메카니즘을 제공함으로써 메모리 복제가 회피된다.

Description

다차원 데이터 변환 장치 및 방법
본 발명은 전반적으로 데이터 프로세싱 기술(data processing technology)에 관한 것으로, 보다 상세하게는 컬러 데이터 변환(color data transformation)에 특히 적합한 메모리 시스템에 관한 것이다.
측색법(colorimetry)은 복합 과학으로서 오랫동안 인식되어왔다. 통상, 3자극(tristimulus) 공간으로 칭해지는 3차원 공간에 컬러 자극 벡터(color stimulivectors)를 나타내는 것이 가능하며 편리한 것으로 밝혀졌다. 본질적으로, 1931년에 Commission Internationale L'Eclairage(CIE)에 의해 정의된 바와 같이, 삼원색(X,Y,Z)은 우리의 눈에 보이는 모든 광 감각을 정의하도록 조합될 수 있다(즉, 이상적인 관찰자의 컬러 정합 함수로 식별되는 파장의 세가지 독립적인 함수를 지정하여 정의된 이상적인 3 색 관찰자의 컬러 정합 특성은 컬러를 특정하기 위한 국제 표준을 형성한다). 이러한 3차원 구성의 원리는 John Wiley & Sons,Inc.,NY,copyright 1981(2d.ed.)에 의해 발행된 빌마이어와 살츠만(Billmeyer and Saltzman)의 Princiles of Color Technology 및, John Wiley & Sons,Inc.,copyright 1982(2d.ed.)에 의해 발행된 위제키와 스틸레스(Wyszecki and Stiles) 의 Color Science : Concepts and Methods, Quantitative Data and Formulae 와 같은 문헌에 기술되어 있고, 이하 본 명세서에서 관련 부분, 특히,119-130 페이지를 참조자료로서 인용한다.
적색, 녹색, 청색(RGB); 시안, 마젠타, 황색, 흑색(CMYK); 색상, 채도, 명도(HSV); 색상, 광도, 채도(HLS); 휘도, 적-황계, 녹-청계(La+b+); 상업적 컬러 텔레비전 방송에 이용된 YIQ 등과 같은 3색 모델 시스템은 시스템 설계자에게 대안을 제공한다. 이에 관하여는, Addison-Wesley Publishibg Company 의, 폴리 및 반담(Foley and Van Dam)에 의한 Fundamentals of Interactive Computer Graphics 를 참조하며, 이하 본 명세서에서 관련 부분, 특히, 606-621 페이지가 참조로 인용되며, 3변수 컬러 모델의 다양성을 설명한다.
디지탈 데이터 프로세싱에서 모델 시스템들간의 컬러 변환은 최초 장치 제조자에게 많은 문제점을 제시한다. 한 시스템으로부터 다른 시스템으로의 데이터 보간은, 시스템간의 관계가 통상 비선형적이기 때문에 어렵다. 따라서, 입력 장치(컬러 스캐너, CRT 디스플레이, 디지탈 카메라, 컴퓨터 소프트웨어/펌웨어 생성 등)로부터의 최초 영상과 출력 장치(CRT 디스플레이, 컬러 레이저 프린터, 컬러 잉크-제트 프린터 등)에서의 변환된 복제 사이에 컬러 보전성을 유지하는 것이 중요한 과제이다.
예를 들면, 컴퓨터 아티스트는 컴퓨터 비디오상에 컬러 영상을 생성할 수 있고, 하드 복제시에 동일한 컬러를 제공하는 프린터를 갖기를 원한다. 또는, 최초 컬러 사진이 스캐너로 디지탈화될 수도 있고, 그 결과 데이터가 비디오 모니터상에 디스플레이하도록 변환되거나, 레이저, 잉크 제트 또는 열 전사 프린터에 의해 하드 카피로서 재생될 수도 있다. 인용된 참조 문헌에 기술되어 있는 바와 같이, 컬러는 적색, 녹색 및 청색(RGB)의 3원색을 가색 혼합, 시안, 마젠타, 황색 및 흑색(CMYK)의 원색을 감색 혼합하여 이루어진다. RGB 컬러 공간, 예를 들면, 컴퓨터 비디오 모니터로부터 CMYK 컬러 공간, 예를 들면, 레이저 프린터 하드 카피로의 변환이 필요할 수도 있다. 한 컬러 공간으로부터 다른 컬러 공간으로의 변환은 다차원의 복합 비선형 계산을 필요로 한다. 이처럼 수학적으로 기술될 수 없으므로, 통상 RGB 시스템으로부터 CMYK 시스템으로 변환을 위해 예를 들면, 변환 데이터를 포함하는 대형의 50 메가바이트의 초대형 룩업 테이블(look-up table)의 이용이 요구된다. [주의: 프린팅시 흑색 컬러 순도를 유지하기 위해, 세가지 컬러, 즉, 시안, 마젠타 및 황색을 모두 프린팅하지 않고 개별적인 흑색 잉크 또는 토너가 제공되며, 본 발명의 개시를 목적으로 이러한 별도의 흑색 렌디션 메카니즘(rendition mechanism)의 사용이 가정된다.]
한 3자극 시스템으로부터 다른 3자극 시스템으로의 변환을 수행함에 있어서, 최선책은 당 분야에서 통상의 지식을 가진자에게 공지된 바와 같은 3중선형 보간법(trilibear interpolation methods)을 이용하여 획득될 수도 있다. 3중선형 보간법을 이용하는 경우, 3차원에 상관된 데이터 바이트가 입방체의 코너로서 표시되고 전체 룩업 테이블은 이러한 다수의 입방체로 이루어진다. 각 입방체는 인접 입방체와 정보를 공유한다. 즉, 내부 블럭의 한 코너를 고려함에 있어서, 메모리 구성이 블럭화된 입방체 격자로서 가시화되는 경우, 이러한 포인트(예를 들면, 판독 전용 메모리의 셀 또는 어드레스가능한 8 개의 셀 바이트)는 8 개의 블럭에 의해 공유됨을 알 수 있다.
예를 들면, 특정의 컬러에 대해 RGB 3자극 공간 구성의 세 변수를 나타내는 데이터 포인트를 얻기 위해서는, 격자를 8 회 액세스하므로 8 의 인수만큼 프로세싱을 느리게 하거나, 또는 룩업 테이블이 하드 메모리내에서 8 회 반복되어야 하므로 시스템의 메모리 요건을 증가시키게 되는 명백한 단점을 발생한다. 본 발명의 이해를 목적으로, 공지된 메모리 장치가 2 차원이므로, 3중선형 보간의 문제점은 앞서 언급한 잉여 룩업 테이블을 필요로 하지 않고 3차원에 대해 동시에 데이터를 액세스하는 요건으로서 요약될 수 있다.
알고리즘에 의한 하나의 보간 방법이 준코 요시다에 의한 Electronics Engineering Times, November 9, 1992, page 35, High-speed processor transforms colors 에 간략히 기술되어 있다. 그러나, 요시다의 "새로운 알고리즘" 자체는 개시되지 않았다.
보간법을 이용하여 RGB 공간과 CMYK 공간 사이에 컬러 데이터를 변환하는 경우, 룩업 테이블을 복제할 필요가 없는 동시에, 8 개의 인접 데이터 포인트, 즉, 룩업 테이블내의 임의의 입방체 구성으로부터의 모든 정점에 대한 액세스를 허용하는 메카니즘이 필요하다. 본 명세서에서 개시된 전반적인 방법 및 장치는 다차원으로 표시될 수 있는 임의의 데이터 유형의 비선형 보간법에 대해 확장가능하다.
본 발명의 기본 측면에 따르면, 본 발명은 컬러 공간 변환에 특히 적합한 보간자(interpolator)와 결합된 룩업 테이블을 이용하여 다차원, 비선형 보간을 구현한다. "n"이 변수일 때, 복수의 가변 비선형 입력 데이터를 변환하여, 보간된 출력 데이터를 제공하기 위한 본 발명에 따른 장치는, 제각기 입력과 출력을 구비하며,이산적 어드레스가능한 위치의 입력 데이터에 상관된 변환 데이터를 저장하고, 각각의 출력에 이 변환 데이터를 제공하는 2n개의 메모리 뱅크 세트(a set of 2nmemory banks)와; 각각의 메모리 입력에 접속되어, 입력 데이터의 제 1 사전결정된 비트 세트(a first set of predetermined bits)를 수신하고, 입력 데이터의 제 1 사전결정된 비트 세트에 따라 입력 액세스 사이클마다 각 메모리 뱅크의 한 위치를 액세스하기 위한 어드레스를 제공하되, 이 메모리는 메모리의 각 출력에 액세스된 변환 데이터를 각각 제공하는, 어드레스 발생 로직(address generating logic)과; 각 메모리 뱅크 출력에 접속되어, 위치들로부터 액세스된 변환 데이터를 제각기 수신하는 제 1 입력과, 입력 데이터의 제 1 사전결정된 비트 세트의 제 1 사전결정된 서브세트(a first predetermined subset)를 수신하도록 접속되어 변환 데이터가 입력 데이터의 제 1 사전결정된 비트 세트의 제 1 사전결정된 서브세트에 따라 순서화되는 제 2 입력과, 분류된 변환 데이터를 출력하는 출력을 구비하는, 변환 데이터를 분류하기 위한 분류 로직(sorting logic)과; 및 분류 로직의 출력에 접속되어 분류된 변환 데이터를 수신하기 위한 제 1 입력과, 입력 데이터의 제 2 사전결정된 비트 세트를 수신하도록 접속된 제 2 입력과, 보간된 출력 데이터를 출력하는 출력을 구비하는, 분류된 변환 데이터를 입력 데이터의 제 2 사전결정된 비트 세트로 보간하는 보간 로직(interpolation logic)을 포함한다.
본 발명의 장점은 다차원 데이터 변환 프로세서(a multidimensional data transformation processor)의 메모리 요건을 감소시켜 집적 회로 구현을 비용 효율화 시킨다는 것이다.
본 발명의 장점은 다차원 데이터 변환 연산 시간 요건의 감소를 제공한다는 것이다.
본 발명의 다른 장점은 응용 주문형 집적 회로(application specific integrated circuit; ASIC)내에 경제적으로 구현될 수 있다는 것이다.
본 발명의 또 다른 장점은 비용 및 데이터 프로세싱 속도에 민감한 컬러 데이터 변환을 위한 방법 및 장치를 제공한다는 것이다.
본 발명의 다른 목적, 특징 및 장점은 다음의 상세한 설명 및 첨부되는 도면을 고려하면 더 명백해질 것이다.
본 설명에 관한 도면은 특별히 지시되는 경우를 제외하고 축적되어 도시되지않은 것임을 알아야 한다.
이제부터 본 발명을 실시하는 발명자에 의해 현재 고려된 최상 모드를 도시하는 본 발명의 특정 실시예에 대해 보다 상세히 설명한다. 적응가능한 다른 실시예는 또한 간단히 기술된다.
메모리를 복제하지 않는 비선형, 다변수 데이터 보간의 과제에 대한 해결책은, 메모리 조직 구성, 어드레싱 방안, 데이터 공간 표시의 모든 정점의 동시적 액세싱을 에뮬레이트하는 분류 방법을 제공하므로써, 다차원 공간의 시뮬레이션(simulation)하는데 있다. 본 명세서에서 예시적인 실시예로서 이용된 컬러 변환에서, 한 컬러 공간으로부터 다른 컬러 공간으로의 변환은, 입방체 공간 표시를 이용하는 3중선형 보간을 위한 방법 및 장치를 생성하므로써 수행된다. {주: 이 개념은 n차원 공간에서 2n개의 인접 정점을 액세스하도록 확장될 수 있음이 인지될것이다. 마찬가지로, 예시적인 실시예는 8 비트 데이터 바이트로 주어지는 반면, 그에 따라 시스템은 m 비트 데이터 바이트에 대해서 확장될 수 있다. 따라서, 일반 원리는 예시적인 실시예에서 3차원 공간의 관점에서 설명되며, 발명자는 본 실시예를 이용함에 있어 본 발명의 범주에 대한 어떤 제한을 의도하거나 그를 암시하지 않음을 인지할 것이다.}
메모리 조직 구성(Memory organization construct)
우선, 집적 회로 메모리와 같은 필연적으로 2 차원인 메모리 장치를 이용하여 도출된 일반화된 3차원 메모리 조직 구성을 고려한다. 제 1 도를 참조하면, 디지탈 데이터 비트의 수 "m"을 정의하는 세 벡터 X, Y 및 Z 각각은 3차원 공간, 즉, 입방체(101)에 의해 정의될 수 있으며, 이 공간내의 임의의 점은 X{m-1,m-2, ... ,0}, Y{m-1,m-2, .... ,0} 및 Z{m-1,m-2, ... ,0}를 연결함으로써 어드레스될 수 있다.
따라서, 입방체의 각 코너는 제 1 도에 도시된 바와 같이 정의될 수 있다. 본 발명의 개시를 목적으로, X, Y 및 Z 가 8 비트로 제한되는 예시적인 실시예서 각 벡터는 X{7..0}, Y{7..0} 및 Z{7..0}가 된다. 본 발명의 대표적인 메모리 조직은 전체적인 대표적 메모리 조직 구성의 3차원 공간의 서브섹션인 제 2 도에 도시된 바와 같은 3차원 입방체 어레이로 이루어진다. 3차원 입방체 격자내에서 서로 인접하여 두 동일 노드 번호가 존재하지 않도록 입방체의 각 정점에 고유한 노드번호를 할당함으로써 대표적 입방체(101,103,105)는 메모리의 상이한 어드레스가능위치를 표시하도록 언급될 수 있다. 제 2 도 및 제 3 도를 참조하면, 전체 4×4×4 입방체 격자의 제 2 도의 전방 평면(201)이 제 3 도에서 노드 번호로 도시된다. 예를 들면,
0 = 하단-좌측-전방 정점 (LLF), 입방체(101),
1 = 상단-좌측-전방 정점 (ULF), 입방체(101),
4 = 하단-우측-전방 정점 (LRF), 입방체(101) 및
5 =상단-우측-전방 정점 (URF), 입방체(101)를 나타낸다.
다음의 평면(203)에는 상이한 노드 번호 세트가 할당되며, 인접 입방체가 노드를 공유함을 알 수 있다. 예를 들면,
2 = 하단-좌측-후방 정점 (LFB), 입방체(101)와
하단-좌측-전방 정점 (LLF), 입방체(103),
3 =상단-좌측-후방 정점 (UFB), 입방체(101)와
상단-좌측-전방 정점 (ULF), 입방체(103),
6 = 하단-우측-후방 정점 (LLB), 입방체(101)와
하단-우측-전방 정점 (LRF), 입방체(103),
7 =상단-우측-후방 정점 (URB), 입방체(101)와
상단-우측-전방 정점 (URF), 입방체(103)를 나타낸다.
평면(205)에서는 평면(201)에 할당된 노드 번호가 반복되며, 전체 격자에 대해 마찬가지로 반복된다. 주의깊게 주목할 점은 (메모리 노드를 나타내는) 정점의공유가 모두 수평이면서 수직이라는 것이다. 따라서, 예를 들면, 평면(203)상의 어레이내의 노드(7)와 같은 노드는 실제로 8 개의 입방체와 공유된다. 즉, 제 1 입방체와 공통이 아닌 노드 번호는 제 4 도에 도시된 바와 같이 제 1 입방체(101)로부터 현재 입방체(401)로 노드 번호를 거울반사하므로써 할당된다.
특히 주의할 점은 이와 같이 도시된 노드 번호의 할당은 따라서 각각의 벡터 X,Y 및 Z 의 최소 유효 비트의 연결에 대응할 수 있다는 점이다. 이러한 방식으로 노드 번호가 할당된 정점에 의해, 각 노드 데이터 세트(예를 들면, 한 컬러에 대해 8 비트 데이터 워드, 세 컬러에 대해 24 비트, 또는 네 컬러에 대해 32 비트)는 그의 노드 번호에 대응하는 메모리 뱅크에 저장될 수 있다. 임의의 노드는, 그 노드가 존재하는 3차원 어레이 공간내의 위치에 관계없이 동시에 충돌없이 검색될 수 있다.
즉, 입방체 격자는 2 차원 메모리 뱅크 세트로부터 보간될 수 있는 3차원 룩업 테이블 구조(look-up table construct)이다. 둘 이상의 라인 교차점은 메모리 위치를 표시한다. 예를 들면, 각 방향으로 8 비트 데이터 값을 이용하는 시스템에 대한 메모리 조직은, 512 바이트 또는 4096 바이트의 8 개의 뱅크를 요구한다. ROM, RAM, ASIC 또는 다른 이러한 크기의 집적 회로는 비교적 저가의 소자이다.
이제, 디지탈 컬러 에뮬레이션에 대해서 전술한 바와 같은 일반화된 메모리 조직 구조를 적용하기 위해, 컬러 공간 데이터를 표시하는 각 정점에서 변수를 변화시킨다. 예시적인 실시예의 목적을 위해, 각 변수는 8 비트 데이터 바이트인
X(horizontal)= 적색("R")
Y(into page)= 녹색("G") 및
Z(vertical)= 청색("B")
으로 가정한다. 보간되는 변수는 또한 시안, 마젠타, 황색 또는 마찬가지의 목적을 위해 연결을 필요로 하는 임의의 3차원 변수 세트일 수 있음을 알 것이다.
이들 변수는 각기 4비트의 하이 및 로우 니블(high and low nibbles), 즉, R(7,6,5,4) 또는 RH, R(3,2,1,0) 또는 RL, G(7,6,5,4) 또는 GH, G(3,2,1,0) 또는 GL, B(7,6,5,4) 또는 BH, 및 B(3,2,1,0) 또는 BL로 분리된다(즉, 최대 유효 비트(하이에 대해 "H") 및 네 최소 유효 비트(로우에 대해 "L")).
최대 유효 비트(또는 니블)- RH, GH 및 BH -는 메모리 어드레싱 (정점 노드에 할당된 지시자(designator)) 및 이하 기술될 데이터 분류를 위해 이용된다. 최소 유효 비트- RL, GL 및 BL -는 3차원 컬러 공간 데이터 변수, 즉, 데이터 보간 거리에 대해 이용된다. 즉, 8비트 바이트에서, 4개의 최대 유효 비트(7..4)- RH, GH 및 BH -는 제 5 도에 도시된 바와 같은 입방체 표시에 매핑된다. 4개의 최소유효 비트 니블(3..0)- RL, GL 및 BL -은 어드레스가능한 컬러 데이터 점, 예를 들면, CIE 1931 Standard Colorimetric Observer의 X=0.001400, Y=0.000000 및 Z=0.006500 인 때의 380 나노미터의 파장 값으로 정의되는 각 정점 노드에서 데이터를 보간하는데 이용된다.
전술한 내용으로부터, 임의의 입방체 메모리 구조로부터 모든 8개 값을 획득하여 한 액세스 사이클내에 동시에 보간하기 위해서는, 개별적인 8 개의 메모리 뱅크가 존재해야 한다. 따라서, 입방체 메모리 어레이 구조는 8 개의 메모리 뱅크로 나누어지며, 한 뱅크내의 어느 정보도 1회의 계산당 두번 이상 액세스될 필요가 없다.
메모리 어드레싱
제 5 도에 도시된 바와 같이, 메모리내에 저장된 데이터 점들은, X 차원의 RH, Y 차원의 GH, Z 차원의 BH를 갖는 입방체 구조(또는 중요한 다차원 변수 공간을 위한 시스템 설계자에 의해 선택된 바와 같은 다른 구조)의 어드레스를 요구한다.
RH, GH 및 BH 는 제 6 도에 예시되는 바와 같이 3차원 매핑 입방체에 대해 12 비트 어드레스를 형성하도록 조합된다. 제 6 도의 입방체상에 도시된 어드레스는 보간용으로 이용될 상대 어드레스이다. 제 5 도는 그리고나서 어드레스가능한 메모리 시스템으로서의 대표적인 이러한 입방체 구조의 3차원 어레이로서 가시화될 수 있다. 또한, 제 1 도 내지 제 4도를 참조한다.
제 7 도는 제 3 및 제 4 도에서와 같이 정점 지정을 이용하여, 제 5 도에 도시된 바와 같이 GH 어드레스 방향에서 4×4×4 어레이의 세 슬라이스(201, 203, 205)를 표시한다. 이들 정점 지정은 각 위치에 관계된 메모리 뱅크이다. 다시 제 6 도를 참조하면, 상대 어드레스(000, a0)는 RH, GH, BH 에 의해 포인팅되는 위치이고, 상대 어드레스(001, a1)는 RH, GH, BH+l 에 의해 포인팅되는 위치이다(제 1 도참조). 본 실시예에서는 두개의 가능한 어드레스, 즉, 인접 입방체에 의해 공유된 정점의 각각에 대한 어드레스"A" 및 어드레스"B"가 존재함에 특히 주목해야 한다. 따라서, 한 액세스 사이클 이벤트 동안 지정된 임의의 어드레스에 대해 메모리 뱅크 충돌이 있을 수 없다. 따라서, 앞서 언급한 바와 같이 각 내부 정점이 8 개의 인접 입방체 구조에 관계할 수 있음이 이해되어야 한다.
채용된 어드레싱 메카니즘은 각 뱅크내의 적절한 위치를 선택할 필요가 있다. 즉, RH, GH, 및 BH 의 연결로 입방체 구조와 연관된 결과(RESULT) 값을 획득하기 위한 각 메모리 뱅크내의 위치가 결정되어야 한다. 제 1 도 및 제 4 도를 참조하면, 도시된 노드 번호의 할당은 각 어드레스 바이트 X(4), Y(4), Z(4) 또는 예시적인 실시예에 대해 RH(4), GH(4), BH(4)의 최소 유효 비트 연결에 대응한다. 따라서, 정점에는 이들 노드 번호가 할당되며, 각 노드는 그의 노드 번호에 대응하는 메모리 뱅크에 저장되고, 3차원 컬러 공간 구조내에서 노드가 가상적으로 존재하는 위치에 관계없이 충돌없이 동시에 검색된다.
특히, 본 시스템은 임의의 바람직한 연결로 메모리 데이터를 동시에 표시하는 수단으로서 메모리 어드레스의 최소 유효 비트를 이용함에 주목하자.
8 비트 시스템의 실시예에서, M이 비트 "(2..0)"를 갖는 3비트 이진 수(예를 들면, bank6: M = 110)에 의해 정의될 때, 메모리 뱅크 "M"에 대해, 연결 어드레스는,
X(7,6,5)+X(4)!M6(2), Y(7,6,5)+Y(4)&!M6(1), Z(7,6,5)+Z(4)&!M8(0)
로서 표시될 수 있으며, 이것은 M6(비트 2)가 논리적으로 0이면 X 비트(7 내지 5)가 X 비트(4)가 가산되고, Y 및 Z 연산으로부터의 결과와 연결되는 것으로 판독된다. 즉, 노드 번호 0(또는 제 6 도에서 000/a0)이 하단-좌측-전방 코너일 때의 디폴트 위치로부터 노드 번호가 주어진 방향에서 논리적으로 쉬프트되는 경우, 어드레스는 그 방향에서 증분되어야 하며, 이것은 제 9 도 및 제 11 도에 도시된 바와 같이 X(4), Y(4) 및 Z(4)로부터 자동적으로 발생한다.
어드레스는 각 뱅크내의 적절한 위치를 선택할 필요가 있다. 8개의 메모리 뱅크를 이용하여, 3 개의 최대 유효 비트만이 각각의 니블 RH, GH 및 BH로부터 요구된다. 따라서, 전체 9 비트를 이용하여, 임의의 뱅크내의 모든 정보에는 고유어드레스가 주어질 수 있다. 모든 뱅크는 제 9 도의 표 1에 도시된 바와 같은 상이한 어드레스를 이용한다. 어드레스 계산에 이용된 X(4), Y(4), Z(4) 값의 전체 리스팅은 제 3, 4, 6 및 7 도의 정점 노드 할당에 기초하여 제 10 도의 표 2에 도시된다. 표의 값들은 입방체의 방향을 표시하는 헤딩(headings)이 어드레스됨에 따라 3비트 니블이 증분되어야 함을 표시한다.
상기한 식이 구현될 수 있는 방법의 일예가 제 11 도에 도시되어 있다. 가산기 회로(1101)는 당 분야에서 공지된 바와 같은 대표적인 이진 가산기이다.
어드레싱 방안이 동작하는 방법을 보다 잘 이해하기 위해서, 메모리로부터 동시에 검색될 두 요소를 요구하는 1 차원 시스템상에서 다음의 일예가 주어진다. 8 비트 데이터 워드에 대한 어드레스는 X(7..4)가 된다. 필요한 값은 X(7..4) 및X(7..4)+l 에 저장된다. 이제 메모리를 두개의 뱅크(B0 및 B1)로 나눈다. 모든 짝수 어드레스된 요소를 B0 에 저장되도록 하고, 모든 홀수 어드레스된 요소를 B1에 저장되도록 하여, 한 요소를 각 뱅크로부터 동시에 저장하고 검색할 수 있다. 어드레스 요구가 짝수 어드레스를 지정하는 경우, 두 뱅크로부터의 요소는 X(7,6,5)로서 어드레스될 것이다. 그러나, 어드레스 요구가 홀수 어드레스를 지정하는 경우, B1 으로부터 취해진 요소는 어드레스 X(7,6,5)에 존재할 것이고, B0 으로부터 취해진 요소는 어드레스 X(7,6,5) + 1에 존재할 것이다. 어드레스가 홀수값을 지정할 때마다 X(4)는 1이 될 것이고, 어드레스가 짝수 값을 지정할 때마다 X(4)는 0이 될 것이다. 따라서, X(4)가 어드레스 X(7, 6, 5)에 항상 부가되는 경우, B0으로 진행하는 동시에, B1으로 직접 어드레스 X(7, 6, 5)를 가져가므로, 정확한 값이 메모리로부터 획득될 것이다. 제 10 도 및 제 11 도에서, 이 개념은 각 정점에 대해 하나씩, 8 개의 메모리 뱅크를 이용하여 3차원으로 확장될 것이다(마찬가지로 이 개념은 n차원으로 확장될 수 있음에 주의해야 한다).
데이터 보간
시스템내에서 변환될 각 컬러 지정으로부터 4개의 최소 유효 비트, 예를 들면, RL, GL, BL은 다음의 1 차원 보간에 따라 룩업 표 값들 사이의 보간용으로 이용되며,
여기서 a1및 a0는 데이터 점들이고, RL 은 그들간의 상대적 거리이다.
프로세스는 제 8 도에 도시된 바와 같은 세개의 3 데이터 점 변수를 연결하도록 3차원으로 확장된다. 보간 프로세스는 바람직한 각 변환된 컬러에 대해 계산된다. 따라서, RGB 시스템으로부터 CMY 시스템으로의 보간을 위해, 각 컬러에 대해 하나씩, 3개의 메모리 세그먼트가 요구된다.
특히, 이것은 RH, GH, BH로서 매핑된 RGB 계의 데이터 점 값(예를 들면, CIE파장 값)을 포함하는 주어진 예시적 컬러에 대해, 대응하는 CMY 컬러의 어드레스는 제 8 도에 따른 보간의 RESULT에 위치됨을 의미한다. 컬러 변환은 한번에 한 컬러평면을 발생할 수 있으며, 또는 보간 RESULTS 는 먼저 시안에 대해 보간하고, 그리고 나서 마젠타, 그 다음에 황색을 보간하므로써 또는 보간자를 3 배로 하여 동작을 병렬로 수행하므로써 인터리브될 수 있다.
데이터 분류
3차원 컬러 공간의 8 개의 정점을 표시하는 데이터를 획득하기 위해 8 개의 메모리에 대해 동시 액세스가 성취될 수 있음이 앞에서 예시되었다. 임의의 입방체가 참조되는 경우, 획득된 값을 논리적 순서로 배치하기 위해 제 8 도의 보간자에 대한 입력 요건에 따라 데이터를 분류하는 것이 요구된다.
분류 순서는, 어느 노드 번호가 액세스되는 입방체의 하단-좌측-전방(LLF)코너에 발생하는지에 의존할 것이다. 제 3A 및 제 6 도에 따라, 노드 0 이 LLF 코너에 위치되는 경우, 모든 노드는 그들의 논리적으로 정확한 위치에 존재한다. 임의의 다른 위치, 예를 들면, 제 3B 도에서, 노드는 그들이 정확한 순서로 놓이도록 분류되어야 한다.
치환 결과가 제 12 도의 표 3에 도시되어 있다. LLF 번호가 0 이 아닌 각 입방체는 임의의 3차원 입방체 공간 구조에서 논리적으로 쉬프트된 것으로서 고려될 수 있다. LLF 코너에 위치된 노드 번호는 X(4), Y(4) 및 Z(4) 연결에 의해 표시되는 구조의 방향을 지정한다.
예를 들면, 노드 a4가 LLF 인 경우, 입방체는 X 축 방향에서 논리적으로 쉬프트되어야 한다. 따라서, 모든 노드는 이러한 쉬프트에 의해 교환(swap)되고 분류(sort)되어야 한다, 다른 방향 또는 방향들의 임의 조합에 대해 동일하다. 노드 a7가 LLF 인 경우, 즉, 제 4 도에 거울반사된 바와 같이, 노드가 전방향에서 교환되어야 한다.
현재 분류는 다양한 하드웨어 구현으로 성취될 수 있다. 바람직한 실시예에서, 제 13 도에 일부 도시된 바와 같은 다단계 스위칭 네트워크가 이용된다. 각 박스(1301, 1303...)는 두개의 2-대-1 멀티플렉서를 나타낸다. 박스에 대해 제어비트가 세트되면, 두 입력은 출력에서 위치를 바꾸고, 제어 비트가 세트되지 않으면, 입력은 동일한 상대적 위치에서 출력에 존재한다.
예를 들면, 입방체가 Z 방향으로 쉬프트되는 경우(본 실시예에서 노드 1은 LLF 에 있음), 노드 1 및 0 은 스위치되어, 노드 1 은 a0위치 LLF에 놓이고, 노드 0 은 세트된 제어 비트 Z(4)에 의해 분류된 a1위치 ULF에 놓인다. 따라서, 제 4 도의 거울반사된 입방체(401)에서, 노드(7)가 a0위치에 존재할 때, 모든 제어 비트가세트되어 모든 방향에서 모든 값들이 교환되고 따라서 입력으로부터 출력으로 값들이 완전히 역전된다(제 12 도의 논리적 입방체 메모리 구조에 대한 시작 열-대-미러 입방체 메모리 구조에 대한 최종 열 참조).
하드웨어 구현
제 14 도를 참조하면, 앞서 정의되는 바와 같은 메모리 조직, 어드레싱 방안, 및 분류 메카니즘을 구현하는 장치에 대한 블럭도가 예시적으로 도시된다. 8비트 구현에 대해서 도시된다(그러나 이하 기술된 메모리 출력(1413)을 참조한다).
입력 버스(1401)는 전송될 각 데이터 변수에 대해 8비트의 바이트를 수신하는 24 라인을 갖는다. 네개의 최대 유효 비트(7..4)는 어드레스 생성에 대해 이용됨을 상기하자. RGB에 대해, 제 11 도는 X=R, Y=G 및 Z=B 인 어드레스 생성을 도시한다. 따라서 12 개의 제어 라인(1403)은 어드레스 발생 회로(1406)에 공급된다.
네개의 최소 유효 비트(3..0)는 제 8도에 또한 도시된 바와 같은 산술 로직유닛(arithmetic logic unit:ALU), 즉, 3중선형 보간자(1407)에 따른 보간용 데이터이다.
제 3 도 및 제 4 도에 도시된 바와 같이 컬러 공간 구조에 따라 0 내지 7 로 레이블된 8 개의 메모리 뱅크(1409)는, 제 9, 10 및 11 도에 따라 제어 라인(1411)에 의해 어드레스 발생기(1405)에 접속된다. 액세스 사이클 동안 어느 변수가 보간되는 중인지를 판정하기 위해 어느 변수인지를 지정하는 2 비트 변환 선택 신호가 X, Y, Z 값으로 다중화된다. 이러한 2비트는 원하는 출력 컬러를 지정하고, 당 분야에서 공지된 바와 같은 구현에 따라 보간이 평면내에서 행해졌느나 인터리브되었느냐의 여부에 따라 시스템, 상태 머신 또는 카운터에 의해 발생된다.
각 메모리 뱅크(1409)로부터 선택된 값은 제 13 도에 따라 다단계 스위칭 네트워크(1415)로 출력되어(1413) 보간자(1407)에 대한 선택을 분류한다. 대안적으로, 스위칭 네트워크는 24 비트 구현 또는 32 비트 구현을 제공하도록 확장될 수 있고 이에 의해 모두 네개의 변수가 개별적으로가 아니라 단일의 동작으로 결정될 수 있어서, 2 비트 변환 선택 워드(1409)에 대한 필요를 제거한다.
데이터를 분류하기 위해, 비트 4가 입력 라인(1401)으로부터 버스(1417)를 통해 제 13 도에 도시된 바와 같이 다단계 스위칭 네트워크에 공급된다. 보간 거리를 표시하는 네개의 최소 유효 비트 X(3..0) Y(3..0) Z(3..0)는 다단계 스위칭네트워크(1415)의 출력인 a0내지 a7와 함께 이용하기 위해 버스(1417, 1421)를 통해 제 8 도에 도시된 3중선형 보간자에 입력된다. 도면에서 X'Y'Z' 로 지정된 보간자(1407)의 출력은 RGB 로부터 CMY 로 보간된 컬러 값이 된다. 각 컬러에 대한 8 비트 값은 버스(1423)(8...32)상으로 출력된다. 따라서, 8-, 16-, 24- 또는 32- 비트가 적절한 버스 폭이 된다.
전술한 예시적인 실시예에 기초하여, 비교적 작은 ASIC 은, 대략 보간자에 대해 3300개의 게이트, 다단계 스위칭 네트워크에 대해 600개의 게이트, 어드레스 발생기(1405)에 대해 30개의 게이트 및 12,288 메모리 위치(8 뱅크 × 512 바이트 × 3 컬러)를 사용하고, 표준 68 핀 패키지를 이용하여 용이하게 생성된다.
따라서, 도출된 정보는 이상 설명된 시스템에 의해 성취되는데, 제 14 도에도시된 바와 같이, 각 상위 니블, RH(4), GH(4) 및 BH(4)의 최소 유효 비트가 임의의 한번의 액세스로 리던던시 없이 8 개의 뱅크에 대해서만 어드레스를 생성하고, 상기 한번의 액세스로 메모리의 복제없이(즉, 8배의 메모리 감소) 3중선형 보간을 달성하는 분류를 발생함으로써 성취된다. 즉, 3차원 메모리는 8 조각으로 나누어져서 이들 상위 니블 LSB 제어 라인을 이용함으로써 동시에 액세스되고 분류된다.
실시예
제 15 도를 참조하면, RGB 가 CMY 로 변환되어야 하는 컬러 공간의 메모리구조(1501)가 도시되어 있다. 입방체 구조의 어드레스가능 노드는, 예를 들면, CMY 변환 컬러 공간내의 값을 나타낸다. 6C, 32, E8(16 진수)의 RGB 컬러 값 세트가 주어지면, 과제는 이 값을 CMY 값 세트로 변환하는 것이다. 따라서, R = 011011002, G = 001100102및 B = 111010002이고, R{7..5} = 3, R{4} = 0 및 R(3..0)= Chex[즉, 12] 이며, G{7..5} = 1, G(4) = 1 및 G(3..0) = 2이고, B[7..5] = 7, B[4] = 0 및 B(3..0) = 8이다. 어드레스 발생기(1405)의 출력은 제 15B 도에 도시되는데(즉, 제 11 도의 가산기 출력), 여기서 R+, G+, B+, 는 가산기(1101)로부터의 출력이다. (제 12 및 제 13 도에 도시된 바와 같은) 분류 구현은 본 실시예에 대해 제 15C 도에 도시되고, 여기서 최소 유효 비트- R(4), G(4), B(4) -는 제 12 도의 제 3 열에 상관된다. 본 실시예에 대한 수학적 보간(제 8 도 참조)은 제 15C도의 일부로서 도시된다. 따라서, 결과적인 보간 값(130)은 입방체의 컬러 공간내에서 세개의(또는 82hex) CMY 데이터 점 값들중 보간된 값이다.
본 발명의 바람직한 실시예의 전술한 설명은 예시 및 설명을 목적으로 제공되었다. 본 발명은 개시된 구체적 형식에 대해 배타적이거나 제한을 둘 의도는 없다. 명백하게, 당 분야의 통상의 지식을 가진자라면 다수의 변경 및 수정이 가능할 것이다. 마찬가지로, 기술된 임의의 프로세스 단계는 동일한 결과를 성취하기위해 다른 단계와 교환가능하다. 본 실시예는, 본 발명의 원리 및 그의 최선 실시모드 애플리케아션을 가장 잘 설명함으로써, 당 분야의 통상의 지식을 가잔자가 각종 실시예에 대해 고려된 특정의 용도에 적합한 각종 실시예에 의해 본 발명을 잘 이해할 수 있도록 선택되고 기술되었다. 본 발명의 범주는 여기서 첨부된 청구 범위 및 그들의 등가물에 의해 정의된다.
제 1 도는 본 발명에 따른 일반 격자 메모리 조직 구성의 한 섹션의 공간적인 표시,
제 2 도는 제 1 도에 도시된 바와 같은 섹션을 다수 포함하는 격자 메모리조직 구성의 서브섹션의 공간적인 표시,
제 3 도는 제 1 도 및 제 2 도에서 도시된 바와 같은 격자 메모리 조직 구성의 각 입방체 정점에 노드 번호가 할당된 공간적인 표시의 슬라이스를 도시한 도면,
제 4 도는 제 3 도에서 도시된 바와 같은 메모리 조직 구성으로서, 모든 노드 번호가 미러되어 있는 공간적인 표시,
제 5 도는 적색, 녹색, 청색 컬러 공간에 대해, 제 2 도에 도시된 바와 같은 섹션을 다수 포함하는 격자 메모리 조직 구성의 서브섹션의 공간적인 표시,
제 6 도는 각 정점에 영문숫자 및 디지탈 표시가 할당되어 있는, 제 1 도에 도시된 바와 같은 격자 메모리 조직 구성의 공간적인 표시,
제 7 도는 가능한 어드레싱 방안을 나타내는, 제 3 도에 도시된 바와 같은 격자 메모리 조직 구성의 공간적인 표시의 슬라이스를 나타낸 도면,
제 8 도는 제 5 도에 도시된 바와 같은 적색, 녹색, 청색 컬러 공간에 대해본 발명에 따라 적용된 표준 3중선형 데이터 보간을 도시한 도면,
제 9 도(표 1)는 상부 격자 구성에 대해, 제 4 도에 도시된 바와 같은 적색, 녹색, 청색 컬러 공간에 대한 예시적인 메모리 어드레스 계산을 도시한 도면,
제 10 도(표 2)는 제 6 도 및 제 7 도에 도시된 바와 같은 본 발명의 구성에 대한 메모리 어드레스 계산의 전체 리스팅,
제 11 도는 제 10 도에 도시된 바와 같은 어드레스 계산에 대해 예시적인 디지탈 가산기 구성의 블럭도,
제 12 도(표 2)는 제 1 도 내지 제 11 도에 도시된 바와 같이 본 발명에 따라 조직된 격자 메모리에 따라 이용된 어드레스 데이터 분류에 요구된 분류 치환의 전체 리스팅,
제 13 도는 제 12 도에 도시된 바와 같은 분류 치환에 따라 이용하기 위한 다단계 스위칭 네트워크,
제 14 도는 제 1 도 내지 제 13 도에 도시된 바와 같은 본 발명의 회로 로직구현의 블럭도,
제 15 도는 본 발명에 따른 실시예를 도시한 도면.
도면의 주요 부분에 대한 부호의 설명
1401 : 입력 버스 1403 : 제어 버스
1405 : 어드레스 발생기 1407 : 보간자
1409 : 메모리 뱅크 1411 : 제어 라인
1413 : 출력 1415 : 다단계 스위칭 네트워크
1419,1421 : 입력 수단 1423 : 출력 수단

Claims (10)

  1. 임의 컬러에 대해 입력 데이터 워드 X(m-1, m-2, ... , 0), Y(m-1, m-2, ... , 0), Z(m-1, m-2, ... , 0)(m은 데이터 워드의 총 비트 수)에 의해 표시된 제 1 3차원 컬러 공간 3자극 컬러(a first three dimensional color space tristimulus color)를, 출력 데이터 워드 X'(m-1,m-2..0), Y'(m-1,m-2..0), Z'(m-1,m-2..0)에 의해 표시된 제 2 3차원 컬러 공간 3자극 컬러로 변환하는 장치에 있어서,
    ① 입력 수단(1403)과 출력 수단(1411)을 구비하여, 상기 입력 수단(1403)을 통해 제 1 3차원 컬러 공간 3자극 컬러 워드의 제 1 사전결정된 비트 세트(a first set of predetermined bits)를 수신하고, 상기 출력 수단(1411)상으로 어드레스 신호를 제공하기 위한 어드레스 발생기(1405)와,
    ② 8 개의 메모리 뱅크 세트(a set of eight memory banks)(1409)로서, 제각기
    ㉮ 상기 어드레스 발생기(1405)의 상기 출력 수단(1411)에 선택적으로 접속되어, 상기 제 1 사전결정된 비트 세트에 따라 액세스 사이클당 상기 각 메모리 뱅크(1409)의 한 위치를 액세스하도록 어드레스 신호를 수신하기 위한 입력 수단과,
    ㉯ 상기 제 1 3차원 컬러 공간 3자극 컬러 워드에 상관된 제 2 3차원 컬러 공간 3자극 컬러 변환 워드를 저장하는 어드레스가능 메모리 위치(addressable memory locations)와,
    ㉰ 상기 위치들로부터 상기 제 2 3차원 컬러 공간 3자극 컬러 변환 워드를제공하기 위한 출력 수단
    을 구비하는 상기 8 개의 메모리 뱅크 세트와,
    ③ 액세스된 위치 변환 워드(accessed location transform words)를 분류하기 위한 분류기(a sorter)(1415)로서, 제각기
    ㉮ 상기 메모리 뱅크(1409)의 출력 수단에 선택적으로 접속되어 상기 변환 워드를 수신하기 위한 제 1 입력 수단과,
    ㉯ 상기 제 1 사전결정된 비트 세트의 제 1 사전결정된 서브세트(a first predetermined subset)를 수신하도록 접속되어, 상기 변환 워드를 상기 제 1 사전결정된 서브세트에 따라 분류된 변환 워드로서 순서화하는 제 2 입력 수단(1419)과,
    ㉰ 상기 분류된 변환 워드를 출력하기 위한 8 개의 출력 수단 을 구비하는 상기 분류기와,
    ④ 상기 컬러 워드의 제 2 사전결정된 비트 세트에 의해 상기 분류된 변환워드를 보간하는 보간자(an interpolator)(1407)로서,
    ㉮ 상기 분류기 출력 수단에 접속되어 제각기 상기 분류된 변환 워드를 수신하기 위한 8 개의 제 1 입력 수단과,
    ㉯ 상기 컬러 워드의 상기 제 2 사전결정된 비트 세트를 수신하도록 접속된 상기 입력 수단(1421)과,
    ㉰ 상기 제 2 3차원 컬러 공간 3자극 컬러를 제공하기 위한 출력 수단(1423)
    을 구비하는 상기 보간자
    를 포함하여,
    임의 컬러에 대해 데이터 워드 X(m-1,m-2..0), Y(m-1,m-2..0), Z(m-1,m-2..0)에 의해 표시된 상기 제 1 3차원 컬러 공간 3자극 컬러를, 상기 제 1 3차원 컬러 공간 3자극 컬러 워드에 상관된 상기 저장된 제 2 3차원 컬러 공간 3자극 컬러 변환 워드의 보간인, 데이터 워드 X'(m-1,m-2..0), Y'(m-1,m-2..0), Z'(m-1,m-2..0)에 의해 표시된 제 2 3차원 컬러 공간 3자극 컬러로 변환하는 것을 특징으로 하는 다차원 데이터 변환 장치.
  2. 제 1 항에 있어서,
    각각의 상기 메모리 뱅크(1409)는 또한, 현재 액세스 사이클동안 3자극 컬러, X, Y 또는 Z중 어느 것이 변환되어야 하는지에 관해 결정적인 신호를 수신하기 위한 입력을 갖는 것을 특징으로 하는 다차원 데이터 변환 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 8 개의 메모리 뱅크(1409) 세트는, 상기 8 개의 메모리 뱅크 세트를 복제하지 않고 한번의 액세스 사이클로 상기 변환 데이터의 각 워드가 액세스될 수 있도록, 상기 변환 워드가 저장되는 3차원 공간 구조를 에뮬레이트(emulate)하는 수단을 더 포함하는 것을 특징으로 하는 다차원 데이터 변환 장치.
  4. 제 3 항에 있어서,
    상기 3 차원 공간 구조를 에뮬레이트하는 수단은 또한
    상기 8 개의 메모리 뱅크 세트(1409)가, 임의의 입방체 구성상의 모든 8 개의 정점이 단일의 액세스 사이클 동안 각 메모리 뱅크(1409)를 액세스하므로써 동시에 액세스될 수 있도록 상기 변환 워드가 저장되는, 입방체의 8 개 정점의 입방체 구조 어레이(an array of cubes construct)를 표시하는 어드레스가능 위치를 구비하는 것을 특징으로 하는 다차원 데이터 변환 장치.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 분류기 (1415)는,
    "d, c, b, a"는 연속 비트이고, "a"는 최소 유효 비트 및 상기 입력 데이터의 상기 제 1 사전결정된 비트 세트의 상기 제 1 사전결정된 서브세트이며, "bank()"는 상기 8 개의 메모리 뱅크 세트의 메모리 뱅크 번호일 때, X(d,c,b)+X(a)&!bank(c), V(d,c,b)+Y(a)&!bank(b), Z(d,c,b)+Z(a)&!bank(a) 의 함수에 따라 상기 제 1 3차원 컬러 공간 3자극 컬러의 상기 제 1 사전결정된 비트 세트를 연결하는 수단(means for concatenation)을 더 포함하는 것을 특징으로 하는 다차원 데이터 변환 장치.
  6. 제 5 항에 있어서,
    상기 보간자(1407)는 또한,
    3중선형 보간기 장치(a tri-linear interpolator device)인 것을 특징으로하는 다차원 데이터 변환 장치.
  7. 각 변수를 표시하는 제 1 워드에 의해 표시된 다변수 비선형 입력 데이터를 보간된 출력 데이터로 변환하는 방법에 있어서,
    입력 데이터 점 컬러에 상관된 변환 데이터 점인 제 2 워드를 검색가능한 방법으로 저장하는 단계와,
    "a"가 "n"(n은 변환될 상기 각 제 1 워드내의 비트 수를 표시함)보다 작고, 어드레싱 및 분류 비트로서 정의되며, "d"가 사전결정된 데이터 점 컬러로서 정의될 때, 상기 각 제 1 워드에 사전결정된 비트 세트 "a"와, 상기 사전결정된 비트세트 "d"를 제공하는 단계와,
    상기 제 1 사전결정된 비트 세트 "a"에 의해 지정된 저장 위치로부터 사전결정된 제 2 워드를 검색하고 상기 저장된 제 2 워드를 논리적인 순서로 분류하기 위해 상기 제 1 사전결정된 비트 세트 "a"를 이용하는 단계와,
    상기 데이터 비트 "d" 및 변수의 번호에 기초해 비선형 변환을 이용하여 상기 사전결정된 제 2 워드를 보간하는 단계와,
    상기 보간된 제 2 데이터 워드를 출력하는 단계
    를 포함하는 다차원 데이터 변환 방법.
  8. 제 7 항에 있어서,
    상기 제 2 워드를 저장하는 단계는 또한, x 가 변수의 수일 때 2X개의 메모리를 제공하되, 상기 각 메모리에는 입력 데이터 점에 상관된 제 2 디지탈 워드를 검색하기 위해, 어떠한 메모리도, 입력 데이터 변환 이벤트당 하나를 초과하는 액세스를 요구하지 않는 조직으로 사전결정된 제 2 워드가 각기 저장되는 것을 특징으로 하는 다차원 데이터 변환 방법.
  9. 제 7 항 또는 제 8 항에 있어서,
    상기 사전결정된 비트 세트 "a"에 의해 지정된 저장 위치로부터 사전결정된 제 2 워드를 검색하고, 상기 저장된 제 2 워드를 논리적인 순서로 분류하기 위해 상기 제 1 사전결정된 비트 세트 "a"를 이용하는 상기 단계는, 상기 제 1 사전결정된 비트 세트 "a"의 제 1 사전결정된 서브세트를, 상기 제 1 사전결정된 비트 세트 "a"의 나머지 비트와 연결하는 것을 또한 특징으로 하는 다차원 데이터 변환 방법.
  10. 제 8 항에 있어서,
    상기 사전결정된 비트 세트 "a"에 의해 지정된 저장 위치로부터 사전결정된 제 2 워드를 검색하고, 상기 저장된 제 2 워드를 논리적인 순서로 분류하기 위해 상기 제 1 사전결정된 비트 세트 "a"를 이용하는 상기 상기 단계는, 상기 다변수중 제 1 변수를 전송되도록 선택하고, 상기 제 1 변수에 상관된 보간된 제 2 데이터 워드를 획득하는데 필요한 이들 제 2 워드를 검색하는 것을 특징으로 하는 다차원데이터 변환 방법.
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