KR100360400B1 - 비대칭 디지탈 가입자 회선 모뎀의 이산적 멀티톤 프로세서 - Google Patents

비대칭 디지탈 가입자 회선 모뎀의 이산적 멀티톤 프로세서 Download PDF

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Abstract

비대칭 디지탈 가입자 회선 모뎀의 이산적 멀티톤 프로세서가 개시된다. 본 발명은 비대칭 디지탈 가입자 회선 모뎀에 구비되는 디지탈 신호 처리장치로부터 소정의 제어 신호들을 입력하고, 상기 제어 신호들에 응답하여 송신 데이타를 변조하고, 수신 데이타를 복조하는 이산적 멀티톤 프로세서를 제공한다. 이산적 멀티톤 프로세서는 프래임 동기 신호 발생부, 송신부 및 수신부를 구비한다. 프래임 동기 신호 발생부는, 송신 데이타 또는 수신 데이타에 포함된 주기적 프리픽스와 디지탈 신호 처리장치에서 인가되는 수신 동기 쉬프트 신호에 응답하여 송신 프래임 동기 신호와 수신 프래임 동기 신호를 생성한다. 송신부는 제1입력 단자를 통하여 입력되는 송신 데이타를 송신 프래임 동기 신호에 응답하여 이산적 멀티톤 변조 및 이득 조정하고, 변조 및 이득 조정된 결과를 제1출력 단자를 통하여 출력한다. 수신부는, 제2입력 단자를 통하여 인가되는 데이타를 수신 프래임 동기 신호에 응답하여 이득 조정 및 이산적 멀티톤 복조하고, 복조된 결과를 제2출력 단자를 통하여 출력한다. 본 발명에 따르면, DMT 프로세서는 DSP로부터 분리되어 DMT기능 전용으로 설계됨으로써 전체적인 ADSL 모뎀 사이즈를 줄일 수 있을 뿐만 아니라, 저가, 저속의 DSP를 사용함으로써 모뎀 단가를 낮출 수 있다는 효과가 있다.

Description

비대칭 디지탈 가입자 회선 모뎀의 이산적 멀티톤 프로세서{Discrete multitone processor in asymmetric digital subscriber line modem}
본 발명은 비대칭 디지탈 가입자 회선 시스템에 관한 것으로서, 특히, 비대칭 디지탈 가입자 회선 모뎀의 이산적 멀티톤 프로세서에 관한 것이다.
근래에는, 인터넷과 데이타 압축 기술의 발달에 따라서 네트워크 망을 통해서 단순한 텍스트 정보를 얻을 수 있을 뿐만 아니라, 음성과 동영상을 실시간으로 전송할 수 있다. 또한, 방대한 양의 정보를 전송하기 위해, 종합 정보 통신망(Integrated Services Digital Network: 이하, ISDN이라 함) 또는 케이블 모뎀 등과 같은 새로운 통신 수단이 이미 개발되어 있다. 그러나, ISDN은 전화와 데이타 통신을 동시 사용하는 것이 가능하지만, 데이타 통신 속도가 절반으로 떨어진다는 단점이 있다. 또한, 케이블 모뎀은 설치와 사용에 있어 많은 비용이 든다는 단점이 있다. 이를 보완하기 위해, 차세대 기술로서 제안된 것이 비대칭 디지탈 가입자 회선(Asymmetric Digital Subscriber Line:이하, ADSL)이다. 이러한 ADSL은 현행 전화선이나 전화기를 그대로 사용하면서도 고속 데이타 통신이 가능하다. 즉, ADSL은 데이타 통신과 일반 전화를 동시에 이용할 수 있으며, 송신 시에는 최대 640Kbsp로 전송하는 반면, 교환국으로부터 데이타를 수신할 때는 최대 8Mbsp의 빠른 속도로 수신할 수 있다. 이와 같이, 데이타 송신과 수신 시의 데이타 교환 속도가 서로 다르기 때문에 ADSL은 비대칭 가입자 회선으로 정의된다.
이러한 ADSL에서 데이타 전송을 위한 ADSL용 디지탈 모뎀은 종래의 56Kbps 속도를 갖는 아날로그 모뎀보다 약 100배 정도 속도가 빠르다. 즉, ADSL 시스템에서는 많은 양의 데이타를 고속으로 정확하게 송수신해야 하므로, 복잡한 내부 알고리듬이 요구된다. 따라서, 복잡한 내부 알고리듬을 구현하기 위한 시스템 의 복잡도가 동시에 증가되며, 내부에 고가, 고속의 디지탈 신호 처리 장치(Digital Signal Processor:이하, DSP라 함)가 구비되어야 한다.
또한, ADSL에서는 시스템의 성능과 함께 시스템의 단가가 매우 중요한 문제가 될 수 있다. 이를 위해서는, ADSL 모뎀을 설계할 때 하드웨어와 소프트웨어가 적절히 분할된 최적의 설계가 이루어져야 한다. 일반적인 ADSL 모뎀은 이산적 멀티톤(Discrete MultiTone:이하, DMT라 함)이라는 디지탈 변복조 방식을 적용한다. 즉, DMT 변복조 방식은 반복적이고 많은 연산량이 요구되는 방식으로서, 종래에는 대부분의 경우에 전체적인 연산 처리가 DSP에 의해서 소프트웨어적으로 처리되고 있다. 또한, ADSL 모뎀을 초기화하기 위한 프로토콜 신호를 생성하는 것도 DSP에 의해서 소프트웨어적으로 처리되고 있다. 이와 같이, 소프트웨어적으로 DMT기능 수행 및 프로토콜 신호를 생성하는 경우에는 유연성이 있다는 장점이 있다. 그러나, 이러한 경우에는 100MIPS(Million Instructions per second) 이상의 고속 및 고가의 DSP가 요구된다.
결과적으로, 종래의 ADSL모뎀은 고속 및 고가의 DSP 사용에 따른 부담으로 인해, 모뎀 전체의 가격이 상승할 뿐 아니라, 사이즈가 더 커진다는 단점이 있다. 게다가, 고속 및 고가의 DSP 사용으로 인해, 소비 전력이 증가될 수 있다는 문제점이 있다.
본 발명이 이루고자하는 기술적 과제는, DSP에서 소프트웨어적으로 처리되던DMT변복조 기능 중 성능 향상과 관련된 순수 알고리듬을 제외한 나머지 연산을 전용 프로세서로 처리하여 시스템의 유연성과 효율성을 동시에 도모할 수 있는 이산적 멀티톤 프로세서를 제공하는데 있다.
본 발명이 이루고자하는 다른 기술적 과제는, 상기 이산적 멀티톤 프로세서에 구비되어 하드웨어적인 방법으로 프로토콜 신호를 생성할 수 있는 프로토콜 신호 발생 장치를 제공하는데 있다.
도 1은 비대칭 디지탈 가입자 회선 모뎀을 설명하기 위한 블럭도로서, 본 발명의 실시예에 의한 이산적 멀티톤 프로세서가 적용된다.
도 2는 본 발명의 실시예에 의한 이산적 멀티톤 프로세서를 나타내는 블럭도이다.
도 3은 도 2에 도시된 프로세서의 프래임 동기 신호 발생부를 설명하기 위한 블럭도이다.
도 4(a)~4(c)는 도 3에 도시된 회로의 동작을 나타내는 타이밍도들이다.
도 5는 도 2에 도시된 프로세서의 고속 퓨리어 변환부를 나타내는 상세한 회로도이다.
도 6은 도 2에 도시된 프로세서의 프로토콜 신호 발생부를 나타내는 블럭도이다.
도 7(a)~ 도 7(e)은 도 6에 도시된 프로토콜 신호 발생부에 인가되는 커맨드의 구조를 설명하기 위한 도면이다.
상기 과제를 이루기위해, 본 발명의 일면은 비대칭 디지탈 가입자 회선 모뎀에 구비되는 디지탈 신호 처리장치로부터 소정의 제어 신호들을 입력하고, 제어 신호들에 응답하여 송신 데이타를 변조하고, 수신 데이타를 복조하는 이산적 멀티톤 프로세서에 관한 것이다. 이산적 멀티톤 프로세서는 프래임 동기 신호 발생부, 송신부 및 수신부를 구비한다. 프래임 동기 신호 발생부는, 송신 데이타 또는 수신 데이타에 포함된 주기적 프리픽스와 디지탈 신호 처리장치에서 인가되는 수신 동기 쉬프트 신호에 응답하여 송신 프래임 동기 신호와 수신 프래임 동기 신호를 생성한다. 송신부는 제1입력 단자를 통하여 입력되는 송신 데이타를 송신 프래임 동기 신호에 응답하여 이산적 멀티톤 변조 및 이득 조정하고, 변조 및 이득 조정된 결과를 제1출력 단자를 통하여 출력한다. 수신부는, 제2입력 단자를 통하여 인가되는 데이타를 수신 프래임 동기 신호에 응답하여 이득 조정 및 이산적 멀티톤 복조하고, 복조된 결과를 제2출력 단자를 통하여 출력한다.
상기 다른 과제를 이루기위해, 본 발명의 다른 일면은 비대칭 디지탈 가입자회선 모뎀에 구비되는 디지탈 신호 처리 장치의 제어에 의해 송신 및 수신 데이타를 이산적 멀티톤 변복조하는 이산적 멀티톤 프로세서에서 디지탈 신호 처리 장치로부터 인가되는 소정의 커맨드에 응답하여 모뎀을 초기화하기 위한 프로토콜 신호를 생성하는 프로토콜 신호 발생 장치에 관한 것이다. 프로토콜 신호 발생 장치는, 랜덤 시퀀스 발생부, 비트 슬라이서, 톤 발생부, 멀티플렉서 및 직교 진폭 변조 신호 발생부를 구비한다. 랜덤 시퀀스 발생부는, 커맨드에 응답하여 다수의 서브 채널을 통하여 전송되는 랜덤 시퀀스를 발생시킨다. 비트 슬라이서는, 랜덤 시퀀스를 소정 비트씩 슬라이싱하고, 슬라이싱된 비트를 출력한다. 톤 발생부는, 커맨드에 응답하여 지정된 서브 채널을 통하여 전송되는 소정의 톤 신호를 발생시킨다. 멀티플렉서는, 슬라이싱된 비트 신호와 톤 신호를 입력하고, 입력된 신호들 중 하나를 선택적으로 출력한다. 직교 진폭 변조 신호 발생부는, 멀티플렉서의 출력 신호를 직교 진폭 변조 인코딩하고, 인코딩된 결과를 프로토콜 신호로서 출력한다.
이하, 본 발명에 따른 이산적 멀티톤 프로세서에 관하여 첨부된 도면을 참조하여 다음과 같이 설명한다.
도 1은 ADSL 모뎀을 설명하기 위한 개략적인 블럭도로서, 본 발명에 의한 DMT프로세서가 적용된다. 도 1을 참조하면, ADSL 모뎀(15)은 디지탈 인터페이스부 (110), DMT프로세서(120), 아날로그 프론트 엔드 프로세서(130), 라인 드라이버 (140), 하이브리드 결합기(150), DSP(160) 및 메모리(170)를 포함한다. 도 1에는 설명의 편의를 위해 호스트 컨트롤러(10)가 함께 도시된다.
도 1의 호스트 컨트롤러(10)는 PC 내부에 구비되며, 비동기식 데이타 전송방식(Asynchronous Tranfer Mode:이하, ATM이라 함) 또는 동기식 전송 방식 (Synchronous Tranfer Mode:이하, STM 또는 non-ATM)을 사용하여 데이타를 전송한다. 따라서, 호스트 컨트롤러(10)는 ATM방식 또는 non-ATM 방식에 의해서 디지탈 인터페이스부(110)를 통해 DMT프로세서(120)와 교류한다. 또한, 도 1에서 호스트 컨트롤러(10)는 가입자측(이하, RT라 함) 모뎀의 경우에 개인용 컴퓨터(PC)가 될 수 있다. 반면, 전화국측(이하, CO라 함) 모뎀인 경우에는 데이타 전송을 제어하는 소정의 프로세서가 될 수 있다. 도 1의 호스트 컨트롤러(10)는 내부에 중앙 처리 장치(Central Processing Unit:이하, CPU라 함)(105)를 구비하며, CPU(105)를 통하여 ADSL모뎀(15)의 DSP(160)와 인터페이스한다.
도 1의 ADSL 모뎀(15)에서 디지탈 인터페이스부(110)는 외부의 호스트 컨트롤러(10)와 디지탈 방식으로 데이타를 송수신하도록 인터페이스한다. 특히, 디지탈 인터페이스부(110)는 호스트 컨트롤러(10)를 통하여 인가되는 데이타를 소정의 방식으로 처리하고, 데이타의 오류를 정정한다.
DMT 프로세서(120)는 전화국(CO)에서 가입자측(RT) 모뎀으로, 또는 가입자 모뎀(RT)에서 전화국(CO)으로 데이타를 송수신하기 위해, 디지탈 변복조 방식인 DMT방식에 의해 데이타를 변조 및 복조한다. 여기에서, DMT 변복조 방식은 다수 개의 캐리어(carrier)를 사용하여 각각의 서브 채널마다 고속 퓨리어 변환(Fast Fourier Transform:이하, FFT라 함) 포인트 수만큼 변조하고, 변조된 신호를 복조하는 방식을 말한다. 일반적으로, DMT방식에서는 직교 진폭 변조(Quadrature Amplitude Modultion:이하, QAM이라 함) 방식이 이용된다. 즉, DMT 변복조 방식에서는 서브 채널마다 QAM정도가 달라진다. 예를 들어, 상태가 좋은 채널에서는 포인트 수를 늘려서 QAM변조하고, 채널 상태가 좋지 않은 경우에는 포인트 수를 줄여서 QAM변조한다. DMT프로세서(120)는 이러한 기본적인 변복조 기능 이외에도 모뎀 간의 초기화를 위한 프로토콜 신호를 발생시키고, 모뎀을 구성하는 각각의 블럭들이 동작하는 기준이 되는 프래임 동기 신호를 생성한다.
아날로그 프론트 엔드 프로세서(130)는 DMT프로세서(120)에서 출력되는 디지탈 신호를 전화선(18)을 통하여 전송하기 위해 아날로그 신호로 변환한다. 또한, 아날로그 프론트 엔드 프로세서(130)는 전화선(18)을 통하여 수신되는 아날로그 신호를 디지탈 신호로 변환하여 DMT프로세서(120)로 전달한다. 구체적으로 도시되지는 않았으나, 아날로그 프론트 엔드 프로세서(130)는 내부에 아날로그/디지탈 변환기와, 디지탈/아날로그 변환기 및 위상 동기를 위한 위상 동기 루프(Phase Locked Loop:이하, PLL이라 함)를 구비한다.
라인 드라이버(140)는 아날로그 프론트 엔드 프로세서(130)에서 출력되는 아날로그 신호를 버퍼링하여 출력한다. 또한, 전화선을 통하여 수신된 아날로그 신호를 버퍼링하여 아날로그 프론트 엔드 프로세서(130)로 전달한다. 이를 위해, 라인 드라이버(140)는 송신을 위한 송신 버퍼(142)와 수신을 위한 수신 버퍼(144)를 포함한다.
하이브리드 결합기(150)는 2선식 또는 4선식 회선에서 신호의 방향을 정하는 역할을 하며, 하나의 전화선(18)을 통하여 송신되는 데이타의 방향과 수신되는 데이타의 방향을 결정한다.
디지탈 신호 처리장치(DSP)(160)는 DMT 프로세서(120)에서 생성되는 프래임 동기 신호에 의해 디지탈 인터페이스부(110) 및 DMT프로세서(120)와 인터페이스한다. 또한, DSP(160)는 모뎀의 초기화 동작 및 DMT프로세서(120)에서 처리되는 각각의 동작을 위한 제어 신호들을 발생시킨다. 구체적으로, DSP(160)는 DMT프로세서(120)의 동작, 예를 들어, 모뎀 초기화와 데이타 송수신 시의 타이밍 제어 및 프래임 동기 신호의 발생을 위한 제어 신호들을 생성하여 DMT프로세서 (120)로 전송한다. 메모리(170)는 DSP(160)에서 처리되는 명령 또는 실행 프로그램들을 저장하며, 롬(Read Only Memory:이하, ROM이라 함)으로 구현되는 것이 바람직하다.
이와 같은 구조를 갖는 ADSL 모뎀(15)은 크게 디지탈부와 아날로그부로 구분된다. 도 1을 참조하면, 디지탈 인터페이스부(110)와 DMT 프로세서(120), DSP(160) 및 메모리(170)등은 디지탈부로 구분된다. 반면, 아날로그 프론트 엔드 프로세서(130), 라인 드라이버(140) 및 하이브리드 결합기(150)는 아날로그부로 구분될 수 있다.
즉, 본 발명에서는 연산량이 많고, 주기적으로 반복되는 변복조 기능을 처리하기 위한 전용의 DMT프로세서가 구현된다. 따라서, 도 1에 도시된 바와 같이, ADSL 모뎀에서 전용의 DMT프로세서가 채용될 경우, DSP는 소형 및 저가의 칩으로 구현될 수 있다는 장점이 있다. 예를 들어, DSP 칩 내부에는 실제로 사용되지 않는 많은 부분들이 있고, 전술한 바와 같이 DMT기능을 처리하기 위해서는 고속 및 고가의 DSP가 요구된다. 결과적으로, 본 발명에 따른 DMT프로세서(120)는 DSP(160)의 코-프로세서 (CO-PROCESSOR)처럼 동작한다.
도 2는 본 발명의 실시예에 의한 DMT 프로세서(120)를 나타내는 블럭도이다. 도 2를 참조하면, DMT프로세서(120)는 프래임 동기 신호 발생부(200), 송신부(220) 및 수신부(240)를 포함한다.
프래임 동기 신호 발생부(200)는 송신 또는 수신 데이타에 포함된 주기적 프리픽스(cyclic prefix)(CYC_PRE)와 DSP칩(160)(도 1참조)에서 인가되는 수신 동기 쉬프트 신호(RX_SYNC_SH)에 응답하여 송신 프래임 동기 신호(TX_SYNC)와 수신 프래임 동기 신호(RX_SYNC)를 생성한다. 여기에서, 송신 프래임 동기 신호(TX_SYNC)는 송신부(220)의 내부 블럭들이 동작하는 기준이 된다. 특히, 송신 프래임 동기 신호(TX_SYNC)는 송신부(220)의 고속 퓨리어 역변환부(Inverse Fast Fourier Transform:이하, IFFT라 함)(232)로 인가되어 내부의 메모리가 동작하는 기준이 된다. 또한, 프래임 동기 신호 발생부(200)에서 생성되는 수신 프래임 동기 신호(RX_SYNC)는 수신부(240)의 내부 블럭들이 동작하는 기준이 된다. 특히, 수신 프래임 동기 신호(RX_SYNC)는 수신부(240)의 FFT(248)로 인가되어 내부의 메모리가 동작하는 기준이 된다. 여기에서, 데이타 수신 시 위상 오차가 발생되는 경우에, DSP(160)에서 위상 오차의 크기가 계산된다. 계산된 위상 오차의 크기는 프래임 동기 신호 발생부(200)로 전송되고, 프래임 동기 신호 발생부(200)는 수신 프래임 동기 신호(RX_SYNC)를 지연시켜 출력한다. 따라서, DMT프로세서(120)는 외부에서 수신 되는 데이타를 에러없이 정확하게 수신할 수 있다.
도 2의 송신부(220)는 프래임 동기 신호 발생부(200)에서 생성되는 송신 프래임 동기 신호(TX_SYNC)에 응답하여 입력 단자 IN1을 통하여 인가되는 데이타를DMT 변조 및 이득 조정하여 출력 단자 OUT1을 통하여 출력한다. 여기에서, 입력 단자 IN1은 디지탈 인터페이스부(110)로부터 데이타가 입력되는 단자를 나타낸다. 또한, 출력 단자 OUT1은 DMT프로세서(120)로부터 아날로그 프론트 엔드 프로세서 (130)로 데이타가 출력되는 단자를 나타낸다. 이를 위해, 송신부(220)는 입력 비트 버퍼(222), QAM부호기(224), 송신 이득 제어부(226), 프로토콜 신호 발생부(228), 멀티플렉서(230), IFFT(232), 피크 제어부(234) 및 송신 디지탈 필터(236)를 포함한다.
도 2의 송신부(220)에 관하여 구체적으로 기술된다. 입력 비트 버퍼(222)는 입력 단자 IN1를 통하여 디지탈 인터페이스부(110)로부터 인가되는 입력 데이타 비트를 저장한다. 이 때, 디지탈 인터페이스부(110)로부터 인가되는 데이타는 매 프래임마다 전송할 비트 수 만큼의 데이타이며, 이는 모뎀 초기화 과정에서 결정된다. 여기에서, 전화국측(CO)의 모뎀으로부터 가입자측(RT)의 모뎀으로 전송되는 데이타는 다운스트림(downstream)으로 정의된다. 또한, 가입자 측(RT)의 모뎀으로부터 전화국 측(CO)의 모뎀으로 전송되는 데이타는 업스트림(upstream) 으로 정의된다. 이러한 다운스트림과 업스트림은 데이타 전송 속도가 서로 다르며, 그에 따른 전송 대역의 서브 채널 수가 다르다. 예를 들어, 다운스트림에 대한 데이타 전송 대역의 서브채널 수가 N개인 것으로 가정하면, 모뎀 초기화 과정에서 각 N개 서브 채널에 할당되는 비트 수가 결정된다.
송신부(220)의 QAM부호기(224)는 입력 비트 버퍼(222)에 저장된 데이타를 입력하여 직교 진폭 변조(QAM) 부호화(encoding)를 수행하고, 수행된 결과에 의해 N개의 복소(compex) 샘플 데이타를 생성한다. 즉, QAM부호기(224)는 입력 비트 버퍼(222)에 저장된 데이타를 N개의 각 서브 채널에 2~15비트씩 할당한다. 따라서, 각 서브 채널에 할당된 2~15비트의 데이타가 QAM인코딩된다. 여기에서, QAM부호기(224)에서 생성되는 N개의 복소 샘플들은 주파수 영역에 존재하는 신호들이다.
송신 이득 제어부(226)는 QAM부호기(224)에서 생성된 N개의 복소 샘플들을 입력하여 각 서브 채널별로 송신 출력 레벨을 조정한다. 이 때, 조정되는 송신 출력 레벨은 각 서브 채널의 상태에 따라서 달라질 수 있다.
프로토콜 신호 발생부(228)는 DSP(160)로부터 인가되는 커맨드 신호들 (COM)을 입력하여 모뎀 초기화 과정에서 요구되는 프로토콜 신호들(PRO)을 생성한다. 프로토콜 신호 발생부(228)에 관해서는 도 6을 참조하여 상세히 기술된다.
멀티플렉서(230)는 DSP(160)(도 1 참조)에서 인가되는 송신 선택 신호 (TX_SEL)에 응답하여 송신 이득 제어부(226)의 출력 신호 또는 프로토콜 신호 발생부(228)의 출력 신호(PRO)를 선택적으로 출력한다. 즉, 멀티플렉서(230)는 ADSL모뎀 (15)이 초기화될 때는 송신 선택 신호(TX_SEL)에 의해서 프로토콜 신호(PRO)를 출력한다. 또한, 멀티플렉서(230)는 실제 데이타를 송신하는 경우에 송신 이득 제어부(226)에서 이득 조정된 N개의 복소 샘플 데이타를 출력한다.
IFFT(232)는 멀티플렉서(230)에서 출력되는 주파수 영역의 복소 샘플들을 고속 퓨리어 역변환하여 시간 영역의 샘플들로 변환한다. 이 때, N개 서브 채널에 대한 주파수 영역의 복소 샘플들은 2N개의 시간 영역 샘플들로 변환된다. 고속 퓨리어 역변환부(IFFT)(232)에 관해서는 도 5를 참조하여 상세히 기술된다.
피크 제어부(234)는 IFFT(232)의 출력 신호를 입력하여 피크 레벨을 제어한다. 즉, 피크 제어부(234)는 DMT프로세서(120)에서 출력 단자 OUT1을 통하여 출력되는 신호가 아날로그 프론트 엔드 프로세서(130)(도 1 참조)로 인가될 때, 아날로그 프론트 엔드 프로세서(130) 내부의 D/A변환기(미도시)에서 피크 레벨이 커팅되지 않도록 IFFT(232)의 출력 신호의 피크 레벨을 감소시킨다.
송신 디지탈 필터(236)는 아날로그 프론트 엔드 프로세서(130)의 D/A변환 시 발생되는 에이리어싱(ALIASING) 현상을 방지하기 위해 피크 제어부(234)의 출력 신호를 오버샘플링한다. 또한, 송신 디지탈 필터(236)는 데이타의 전송 대역에 있어서 다운스크림 대역과, 업스트림 대역을 분리한다.
한편, 도 2의 수신부(240)는 입력 단자 IN2를 통하여 인가되는 입력 데이타를 프래임 동기 신호 발생부(200)에서 생성되는 수신 프래임 동기 신호(RX_SYNC)에 응답하여 이득 제어 및 DMT 복조하고, 복조된 결과를 출력 단자 OUT2를 통하여 출력한다. 여기에서, 입력 단자 IN2는 아날로그 프론트 엔드 프로세서(130)에서 데이타가 인가되는 단자를 나타낸다. 또한, 출력 단자 OUT2는 DMT프로세서(120)에서 디지탈 인터페이스부(110)로 데이타가 출력되는 단자를 나타낸다. 이를 위해, 수신부(240)는 수신 디지탈 필터(254), 수신 이득 제어부(252), 시간 영역 등화기(250), FFT(248), 주파수 영역 등화기(246), QAM복호기(244) 및 출력 비트 버퍼(242)를 포함한다.
보다 구체적으로 수신부(240)에 관하여 기술된다. 수신부(240)의 수신 디지탈 필터(254)는 아날로그 프론트 엔드 프로세서(130)의 A/D변환기 (미도시)로부터 입력 단자 IN2를 통하여 인가되는 입력 데이타를 다운 샘플링한다. 여기에서, 다운 샘플링된 데이타들은 시간 영역의 데이타들로서 2N개가 될 수 있다.
수신 이득 제어부(252)는 수신 디지탈 필터(254)에서 다운 샘플링된 데이타들을 입력하여 이득을 제어한다. 구체적으로 도시되지는 않았으나, 수신 이득 제어부(252)는 수신된 신호의 평균 송신 출력 레벨을 계산하고, 그 결과를 DSP(160)로 전달한다. 따라서, DSP(160)는 상기 수신 이득 제어부(252)에서 출력된 결과를 아날로그 프론트 엔드 프로세서(130)의 A/D변환기(미도시)로 전달하여 수신되는 아날로그 신호의 이득을 조정한다.
시간 영역 등화기(250)는 수신 이득 제어부(252)에서 이득 조정된 신호를 입력하여 시간 영역에서 등화함으로써 채널 응답의 길이를 짧게 한다.
FFT(248)는 프래임 동기 신호 발생부(200)에서 발생되는 수신 프래임 동기 신호(RX_SYNC)에 응답하여 시간 영역 등화기(250)로부터 인가되는 2N개의 시간 영역 샘플들을 고속 퓨리어 변환하고, 변환된 결과로서 N개의 주파수 영역의 복소 샘플들을 생성한다.
주파수 영역 등화기(246)는 FFT(248)에서 출력된 주파수 영역의 복소 샘플들을 각 서브 채널별로 크기 및 위상을 보정한다.
QAM 복호기(244)는 주파수 영역 등화기(246)에서 신호 크기 및 위상 보정된 샘플들을 입력하여 QAM 디코딩(decoding)한다. 이 때, QAM 디코딩된 결과에 의해 주파수 영역 등화기(246)에서 출력되는 데이타는 각 서브 채널에 대한 2~15비트의데이타로 변환된다.
출력 비트 버퍼(242)는 QAM복호기(244)에서 출력된 각 서브 채널의 2~15비트 데이타를 저장한다. 이 때, 매 프래임마다 전송되는 비트 수만큼의 데이타가 출력 비트 버퍼(242)에서 출력 단자 OUT2를 통하여 디지탈 인터페이스부(110)로 전송된다.
구체적으로 도시되지는 않았으나, 도 2의 송신부(220)와 수신부(240)의 내부 블럭들은 프래임 동기 신호 발생부(200)에서 생성되는 송신 프래임 동기 신호 (TX_SYNC)와 수신 프래임 동기 신호(RX_SYNC)에 응답하여 동작한다.
이와 같은 구성을 갖는 DMT 프로세서는, ADSL모뎀이 초기화되면 데이타 송신 및 수신이 이루어진다. 즉, 프로토콜 신호 발생부(228)는 ADSL 모뎀을 초기화하는 과정에서 DSP 커맨드(COM)에 의해 랜덤 시퀀스와 톤 신호를 발생시키고, 상기 랜덤 시퀀스와 톤 신호에 의해 프로토콜 신호(PRO)를 생성한다. 이 때, 멀티플렉서(230)는 송신 선택 신호(SEL)에 응답하여 프로토콜 신호 발생부(228)에서 출력된 프로토콜 신호(PRO)를 선택하여 출력한다. 프로토콜 신호(PRO)는 IFFT(232)에서 고속 퓨리어 역변환되고, 상기 역변환된 신호는 피크 제어부(234)와 송신 디지탈 필터(236)를 통하여 출력된다. 이와 같은 과정을 통하여 ASDL 모뎀(15)의 초기화가 완료되면, 실제 데이타의 송신 및 수신이 이루어진다.
도 3은 도 2에 도시된 프래임 동기 신호 발생부(200)를 설명하기 위한 실시예의 블럭도이다. 도 3을 참조하면, 프래임 동기 신호 발생부(200)는 송신 프래임 동기 신호 발생부(30)와 수신 프래임 동기 신호 발생부(35)를 포함한다.
송신 프래임 동기 신호 발생부(30)는 매 프래임당 송신되는 송신 데이타에 주기적 프리픽스(CYC_PRE)를 부가하여 송신 프래임 동기 신호(TX_SYNC)를 생성한다.
수신 프래임 동기 신호 발생부(30)는 매 프래임당 수신되는 수신 데이타에서 주기적 프리픽스(CYC_PRE)를 제거하고, DSP칩(160)에서 인가되는 수신 동기 쉬프트 신호(RX_SYNC_SH)에 응답하여 수신 프래임 동기 신호(RX_SYNC)를 생성한다. 여기에서, 주기적 프리픽스(CYC_PRE)는 각 프래임에 전송되는 데이타들 간의 간섭을 줄이기 위한 더미 데이타를 나타낸다. 또한, 수신 동기 쉬프트 신호 (RX_SYNC_SH)는, 수신 프래임 동기 신호를 몇 개의 샘플 수만큼 지연시킬 것인지를 결정하기 위한 값을 나타낸다.
도 4(a)~도 4(c)는 도 3에 도시된 프래임 동기 신호 발생부(200)의 동작을 설명하기 위한 파형도들로서, 도 4(a)는 송신 프래임 동기 신호(TX_SYNC)를 나타내고, 도 4(b)는 수신 프래임 동기 신호(RX_SYNC)를 나타내고, 도 4(c)는 수신 동기 쉬프트 신호(RX_SYNC_SH)를 나타낸다.
즉, 도 4(a)를 참조하면, 송신 프래임 동기 신호(TX_SYNC)는 한 프래임의 데이타에 주기적 프리픽스(CYC_PRE)가 더해져서 일정하게 생성된다. 그러나, 도 4(b)를 참조하면, 수신 프래임 동기 신호(RX_SYNC)는 도 4(c)에 도시된 수신 동기 쉬프트 신호(RX_SYNC_SH)에 의해서 소정 시간 지연될 수 있다. 도 4(c)를 참조하면, DSP(160)에서 지정하는 수신 동기 쉬프트 신호(RX_SYNC_SH) 즉, 이동할 샘플 수는 a개로 가정된다. 따라서, 프래임 동기 신호 발생부(200)는 이동할 샘플 수 a에 해당하는 시간만큼 동기 신호를 지연시켜 발생시킨다. 이와 같이, 수신 프래임 동기 신호(RX_SYNC)가 발생되는 시간을 조정하는 것은 데이타 수신 과정에서 여러 가지 요인으로 인해 위상 왜곡된 신호를 보정하기 위해서이다. 특히, 데이타 수신 시에 위상 왜곡 문제가 심각하게 나타날 수 있다. 이러한 위상 왜곡은 일차적으로 아날로그 프론트 엔드 프로세서(130)에 구비되는 위상 동기 루프(Phase Locked Loop:이하, PLL)에서 보정된다. 또한, 일차적으로 보정된 위상 왜곡은 프래임 동기 신호 발생부(200)에 의해 완전히 보정된다.
이와 같이, 프래임 동기 신호를 조정하여 프래임 동기를 맞추는 방법은 종래의 방법과 비교될 수 있다. 즉, 종래에는 프래임 동기를 맞추기 위해, 두 프래임의 크기를 갖는 메모리 버퍼를 사용하고, 메모리 버퍼에서 데이타를 읽어내는 순서를 이용하여 프래임 동기를 조정하게 된다. 그러나, 이러한 방식은 두 프래임 크기의 메모리 버퍼를 이용함에 따른 회로 사이즈가 증가될 수 있다는 단점이 있다. 따라서, 본 발명에서는 메모리 버퍼를 이용하지 않고, DSP(160)에서 전송되는 수신 동기 쉬프트 신호(RX_SYNC_SH)에 의해 프래임 동기 신호를 조정하여 동기를 맞춘다.
도 5는 도 2에 도시된 프로세서의 IFFT(232)와 FFT(248)를 나타내는 상세한 회로도이다. 도 5를 참조하면 IFFT(232)는 FFT256부(500)와, 멀티플렉서들(510, 520) 및 확장부(530)를 포함한다. 여기에서, IFFT(232)와 FFT(248)는 하나의 FFT 블럭 내부에 구현될 수 있다.
IFFT(232)에 있어서 멀티플렉서(510)는 모뎀 선택 신호(CO_RT)에 응답하여전송 데이타(TX_IN) 또는 확장된 수신 데이타(RX_IN)를 선택적으로 출력한다. FFT 256부(500)는 내부에 256 포인트의 데이타를 저장할 수 있는 FFT256램(505)을 구비한다. FFT256부(500)는 멀티플렉서(510)에서 출력되는 복소 샘플 데이타를 FFT256램(505)에 저장하고, 저장된 데이타를 IFFT변환하여 시간 영역의 샘플 데이타를 생성한다. 여기에서, 모뎀 선택 신호(CO_RT)는 전화국(CO) 모뎀인 경우에 제1레벨로 설정되고, 가입자(RT) 모뎀인 경우에 제2레벨로 설정된다. 멀티플렉서(520)는 모뎀 선택 신호(CO_RT)에 응답하여 FFT256부(500)의 출력 신호 또는 FFT64부(550)의 출력 신호를 선택적으로 출력한다. 확장부(530)는 멀티플렉서 (520)의 출력 신호를 소정 비트로 확장시키고, 확장된 데이타를 송신 데이타 (TX_OUT)로서 출력한다. 여기에서, 송신 데이타(TX_OUT)는 도 2의 피크 제어부(234)로 출력되는 데이타를 나타낸다. 또한, 도 5의 FFT256부(500)는 모뎀 선택 신호(CO_RT)에 따라서 송신 프래임 동기 신호(TX_SYNC) 또는 수신 프래임 동기 신호(RX_SYNC)에 동기되어 동작한다.
여기에서, IFFT(232)는 전화국(CO) 또는 가입자(RT) 모뎀에 설치되는가에 따라서 FFT로도 동작할 수 있다. 즉, 본 발명의 DMT프로세서(120)가 전화국(CO) 모뎀에 적용되는 경우에, 256 포인트의 IFFT와 64포인트의 FFT가 사용된다. 또한, 본 발명의 DMT프로세서(120)가 가입자(RT) 모뎀에 적용되는 경우에, 256 포인트의 FFT와 64포인트의 IFFT가 사용된다. 따라서, DMT프로세서(120)가 전화국 모뎀에 적용되는지 또는 가입자 모뎀에 적용되는지에 따라서 FFT는 IFFT로 동작할 수 있고, 그 반대의 경우도 마찬가지이다.
도 5의 FFT(248)에 있어서, 확장부(570)는 수신 데이타(RX_IN)를 입력하여 비트 수를 확장하고, 확장된 데이타를 출력한다. 멀티플렉서(540)는 확장부(570)의 출력 신호와 송신 데이타(TX_IN)를 입력하고, 모뎀 선택 신호(CO_RT)에 응답하여 입력된 신호를 선택적으로 출력한다. FFT64부(550)는 멀티플렉서(540)에서 출력되는 시간 영역의 샘플 데이타를 FFT64램(555)에 저장하고, 저장된 데이타를 FFT변환하여 주파수 영역의 복소 샘플 데이타를 생성한다. 멀티플렉서(560)는 모뎀 선택 신호(CO_RT)에 응답하여 FFT64부(550)의 출력 신호 또는 FFT256부(500)의 출력 신호를 선택적으로 수신 데이타(RX_OUT)로서 출력한다. 여기에서, 수신 데이타(RX_OUT)는 도 2의 주파수 영역 등화기(246)로 인가되는 데이타를 나타낸다.
이와 같이, 본 발명에 따른 DMT프로세서(120)의 IFFT(232)와 FFT(248)에는 각각 비대칭적인 메모리 구조가 적용된다. 따라서, 송수신단의 FFT블럭 즉, IFFT(232)와 FFT(248)에 사용되는 메모리 크기가 최소화될 수 있다.
도 6은 도 2에 도시된 DMT프로세서(120)의 프로토콜 신호 발생부(228)를 나타내는 상세한 블럭도이다. 도 6을 참조하면, 프로토콜 신호 발생부(228)는 랜덤 시퀀스 발생부(600), 비트 슬라이서(610), 멀티플렉서(620), 4QAM 신호 발생부(650), 톤(TONE) 발생부(630), 톤 커맨드 레지스터(640) 및 송신 출력 제어부(660)를 포함한다.
랜덤 시퀀스 발생부(600)는 DSP(160)(도 1참조)에서 인가되는 DSP 커맨드 (COM)에 응답하여 ADSL의 표준 규격에 부합되는 랜덤 시퀀스(R_S)를 발생한다. 여기에서, 랜덤 시퀀스(R_S)는 모든 서브 채널 예를 들어, 256개의 전 채널을 통하여임의로 전송되는 시험용 데이타로 정의될 수 있다.
톤 커맨드 레지스터(640)는 DSP(160)에서 인가되는 커맨드 신호(COM)로부터 톤 커맨드(TONE COMMAND)를 저장한다. 톤 발생부(630)는 톤 커맨드 레지스터 (640)에 저장된 톤 커맨드로부터 톤 신호(TONE)를 발생시킨다. 여기에서, 톤 신호(TONE)는 256개의 각 서브채널 중 지정된 채널을 통하여 전송되는 시험용 데이타로 정의된다.
비트 슬라이서(610)는 랜덤 시퀀스 발생부(600)에서 인가되는 랜덤 시퀀스(R_S)를 입력하여 소정 비트씩 슬라이싱한다. 본 발명에서는 랜덤 시퀀스 발생부(600)에서 생성되는 랜덤 시퀀스(R_S)를 2비트씩 슬라이싱하도록 구현된다.
멀티플렉서(620)는 DSP(160)에서 인가되는 선택 신호(SEL)에 응답하여 비트 슬라이서(610)에서 출력되는 슬라이싱 비트 또는 톤 발생부(630)의 출력 신호(TONE)를 선택적으로 출력한다. 즉, 선택 신호(SEL)에 의해서 비트 슬라이싱된 랜덤 시퀀스(R_S)가 출력되거나, 톤 발생부(630)에서 생성된 톤 신호(TONE)가 출력된다.
4QAM 신호 발생부(650)는 멀티플렉서(620)에서 출력되는 신호를 4-QAM 인코딩하고, 인코딩된 신호를 복소 값의 데이타로서 출력한다. 여기에서, 톤 신호(TONE)가 전송될 때는, 지정된 서브 채널을 통해 최대 5개까지의 톤 신호가 전송될 수 있도록 구현된다. 송신 출력 제어부(660)는 DSP(160)에서 출력되는 송신 출력 레벨 신호(PWR_LEV)에 응답하여 프로토콜 신호(PRO)의 출력 레벨을 조정한다. 즉, 프로토콜 신호(PRO)는 전술한 바와 같이, 랜덤 시퀀스와 톤 신호의 조합에 의해 생성된다.
이와 같이, ADSL 모뎀 사이의 통신을 위해서는 초기화 과정에서 모뎀의 종류와 전송 채널의 상태등이 분석되어야 한다. 따라서, 실제적인 데이타 통신이 이루어지기 전에, 미리 약속된 프로토콜 신호를 서로 주고 받음으로써 각각의 모뎀이 전송 준비가 되었는지가 판단된다.
도 7(a)~도 7(e)는 도 6에 도시된 프로토콜 신호 발생부(228)에 인가되는 위한 DSP 커맨드 필드 구조를 설명하기 위한 도면들이다. 도 7(a)~도 7(e)는 동시에 세 개의 톤 신호를 전송하는 경우의 커맨드 필드 구조를 예로써 나타낸다.
즉, 도 7을 참조하면, 0~15비트까지의 16비트 커맨드 필드 중에서 상위 8비트 즉, 비트[15:8]는 톤의 위상을 지정하는 필드(P70)를 나타낸다. 이러한 위상 지정 필드는 다시 두 부분으로 나뉘어져서 상위 비트[15:12]와 하위 비트[11:8]는 각각 복소 값의 I와 Q 값을 나타낸다. 또한, 하위 8비트[7:0](P72)는 톤이 전송될 서브 채널의 번호를 나타낸다. 즉, TX_SIG0~TX_SIG4까지 전체 5개의 톤 신호가 지정된 서브 채널을 통하여 전송될 수 있다. 그러나, 도 7에는 3개의 톤 신호가 전송되는 경우를 도시하였으므로, 도 7(d)와 도 7(e)에는 빈 영역으로 존재하게 된다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 청구된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명에 의한 DMT 프로세서는 DSP로부터 분리되어 DMT기능 전용으로 설계됨으로써 전체적인 ADSL 모뎀 사이즈를 줄일 수 있을 뿐만 아니라, 저가, 저속의 DSP를 사용함으로써 모뎀 단가를 낮출 수 있다는 효과가 있다. 또한, 본 발명에 따른 DMT프로세서는 각각의 송수신을 위한 FFT 블럭에 비대칭 메모리와 간단한 프래임 동기 신호 발생 회로를 사용하여 시스템 전반에 걸친 메모리 사이즈를 최소화할 수 있다는 효과가 있다.

Claims (15)

  1. 비대칭 디지탈 가입자 회선 모뎀에 구비되는 디지탈 신호 처리장치로부터 소정의 제어 신호들을 수신하고, 상기 제어 신호들에 응답하여 송신 데이타를 변조하고, 수신 데이타를 복조하는 이산적 멀티톤 프로세서에 있어서,
    상기 송신 데이타 또는 수신 데이타에 주기적인 프리픽스를 부가하거나 제거하여 송신 프래임 동기 신호와 수신 프래임 동기 신호를 생성하며, 데이터 수신시 위상 오차가 발생되는 경우 상기 디지탈 신호 처리장치에서 인가되는 수신 동기 쉬프트 신호에 응답하여 상기 수신 프래임 동기 신호의 발생을 제어하는 프래임 동기 신호 발생부;
    제1입력 단자를 통하여 입력되는 상기 송신 데이타를 상기 송신 프래임 동기 신호에 응답하여 이산적 멀티톤 변조 및 이득 조정하고, 상기 변조 및 이득 조정된 결과를 제1출력 단자를 통하여 출력하는 송신부; 및
    제2입력 단자를 통하여 인가되는 상기 수신 데이타를 상기 수신 프래임 동기 신호에 응답하여 이득 조정 및 이산적 멀티톤 복조하고, 상기 복조 및 이득 조정된 결과를 제2출력 단자를 통하여 출력하는 수신부를 구비하는 것을 특징으로 하는 이산적 멀티톤 프로세서.
  2. 제1항에 있어서, 상기 프래임 동기 신호 발생부는,
    매 프래임당 송신되는 상기 송신 데이타에 상기 주기적 프리픽스를 부가하여 상기 송신 프래임 동기 신호를 생성하는 송신 프래임 동기 신호 발생부; 및
    매 프래임당 수신되는 상기 수신 데이타에서 상기 주기적 프리픽스를 제거하여 상기 수신 프래임 동기 신호를 생성하고, 상기 데이터 수신시 위상 오차가 발생되는 경우에 상기 수신 동기 쉬프트 신호에 상응하여 상기 수신 프래임 동기 신호를 지연시키는 수신 프래임 동기 신호 발생부를 구비하는 것을 특징으로 하는 이산적 멀티톤 프로세서.
  3. 제1항에 있어서, 상기 송신부는,
    외부에서 입력되는 데이타를 각각의 서브 채널에 소정 비트씩 할당하여 직교 진폭 변조 인코딩하고, 상기 인코딩된 결과에 의해 다수 개의 복소 샘플 데이타를 생성하는 직교 진폭 변조 부호기;
    상기 디지탈 신호 처리 장치에서 소정의 커맨드를 입력하여 상기 비대칭 디지탈 가입자 회선 모뎀을 초기화하기 위한 프로토콜 신호를 생성하는 프로토콜 신호 발생부;
    상기 직교 진폭 변조 부호기에서 생성되는 상기 다수의 복소 샘플 데이타를 이득 조정하고, 상기 이득 조정된 복소 샘플 데이타를 출력하는 송신 이득 제어부;
    상기 이득 조정된 상기 복소 샘플 데이타 또는 상기 프로토콜 신호를 선택적으로 출력하는 제1멀티플렉서; 및
    상기 송신 프래임 동기 신호에 응답하여 상기 제1멀티플렉서의 출력 신호를 고속 퓨리어 역변환하고, 상기 고속 퓨리어 역변환된 데이타를 출력하는 고속 퓨리어 역변환부; 및
    상기 고속 퓨리어 역변환부에서 출력되는 데이타의 피크 레벨을 조정하고, 상기 조정된 신호를 출력하는 피크 제어부를 구비하는 것을 특징으로 하는 이산적 멀티톤 프로세서.
  4. 제3항에 있어서, 상기 프로토콜 신호 발생부는,
    상기 커맨드에 응답하여 상기 다수의 서브 채널을 통하여 전송되는 랜덤 시퀀스를 발생시키는 랜덤 시퀀스 발생부;
    상기 랜덤 시퀀스 발생부에서 출력되는 상기 랜덤 시퀀스를 소정 비트씩 슬라이싱하고, 상기 슬라이싱된 비트를 출력하는 비트 슬라이서;
    상기 커맨드에 응답하여, 지정된 서브 채널을 통하여 전송되는 소정의 톤 신호를 발생시키는 톤 발생부;
    상기 슬라이싱된 비트 신호와 상기 톤 신호를 입력하고, 상기 입력된 신호들 중 하나를 선택적으로 출력하는 제2멀티플렉서;
    상기 제2멀티플렉서의 출력 신호를 직교 진폭 변조 인코딩하고, 상기 인코딩된 결과를 출력하는 직교 진폭 변조 신호 발생부; 및
    상기 직교 진폭 변조 신호 발생부에서 출력되는 신호의 송신 출력 레벨을 조정하고, 상기 조정된 송신 출력 레벨을 갖는 신호를 상기 프로토콜 신호로서 출력하는 송신 출력 제어부를 구비하는 것을 특징으로 하는 이산적 멀티톤 프로세서.
  5. 제4항에 있어서, 상기 프로토콜 신호 발생 장치는,
    상기 커맨드가 K(>1)비트 필드 영역으로 구성되고, 상기 커맨드의 상위 P(1<P<K)비트 영역은 상기 톤 신호의 위상을 지정하고, K-P비트 영역은 상기 톤 신호가 전송되는 서브 채널을 지정하는 것을 특징으로 하는 프로토콜 신호 발생 장치.
  6. 제3항에 있어서, 상기 고속 퓨리어 역변환부는,
    내부에 N 비트 램을 구비하고, 모뎀 선택 신호에 의해서 선택된 상기 제1멀티플렉서의 출력 신호를 상기 N비트 램에 저장하여 고속 퓨리어 역변환하는 것을 특징으로 하는 이산적 멀티톤 프로세서.
  7. 제3항에 있어서, 상기 송신부는,
    상기 제1입력 단자를 통하여 입력되는 상기 송신 데이타를 저장하고, 상기 저장된 데이타를 상기 직교 진폭 변조 부호기로 출력하는 입력 비트 버퍼를 더 구비하는 것을 특징으로 하는 이산적 멀티톤 프로세서.
  8. 제3항에 있어서, 상기 송신부는,
    상기 피크 제어부에서 출력되는 신호를 오버 샘플링하고, 상기 오버 샘플링된 결과를 상기 제1출력 단자를 통하여 출력하는 송신 디지탈 필터를 더 구비하는 것을 특징으로 하는 이산적 멀티톤 프로세서.
  9. 제1항에 있어서, 상기 수신부는,
    외부에서 수신되는 데이타의 평균 송신 출력 레벨을 계산하고, 상기 계산된 결과에 응답하여 상기 수신되는 데이타의 이득을 제어하는 수신 이득 제어부;
    상기 수신 이득 제어부의 출력 신호를 시간 영역으로 등화하고, 상기 등화된 결과를 출력하는 시간 영역 등화기;
    상기 수신 프래임 동기 신호에 응답하여 상기 시간 영역 등화기의 출력 신호를 고속 퓨리어 변환하여 다수의 복소 샘플들을 생성하는 고속 퓨리어 변환부;
    상기 주파수 영역의 복소 샘플들을 주파수 영역으로 등화하여 각 서브 채널에 대해서 크기 및 위상 보정하는 주파수 영역 등화기; 및
    상기 주파수 영역 등화기에서 출력된 신호를 직교 진폭 변조 디코딩하고, 상기 디코딩된 신호를 출력하는 직교 진폭 변조 복호기를 구비하는 것을 특징으로 하는 이산적 멀티톤 프로세서.
  10. 제9항에 있어서, 상기 고속 퓨리어 변환부는,
    내부에 M비트 램을 구비하고, 모뎀 선택 신호에 의해서 선택된 상기 시간 영역 등화기의 출력 신호를 상기 M비트 램에 저장하여 고속 퓨리어 변환하는 것을 특징으로 하는 이산적 멀티톤 프로세서.
  11. 제9항에 있어서, 상기 수신부는,
    상기 제2입력 단자를 통하여 수신되는 상기 수신 데이타를 다운 샘플링하고, 상기 다운 샘플링된 결과를 상기 수신 이득 제어부로 출력하는 수신 디지탈 필터를 더 구비하는 것을 특징으로 하는 이산적 멀티톤 프로세서.
  12. 제9항에 있어서, 상기 수신부는,
    상기 직교 진폭 변조 복호기에서 출력되는 각 서브 채널의 소정 비트 데이타를 저장하고, 상기 저장된 데이타를 매 프래임마다 상기 제2출력 단자를 통하여 전송하는 출력 비트 버퍼를 더 구비하는 것을 특징으로 하는 이산적 멀티톤 프로세서.
  13. 비대칭 디지탈 가입자 회선 모뎀에 구비되는 디지탈 신호 처리 장치의 제어에 의해 송신 및 수신 데이타를 이산적 멀티톤 변복조하는 이산적 멀티톤 프로세서에서 상기 디지탈 신호 처리 장치로부터 인가되는 소정의 커맨드에 응답하여 상기 모뎀을 초기화하기 위한 프로토콜 신호를 생성하는 장치에 있어서,
    상기 커맨드에 응답하여 다수의 서브 채널을 통하여 전송되는 랜덤 시퀀스를 발생시키는 랜덤 시퀀스 발생부;
    상기 랜덤 시퀀스를 소정 비트씩 슬라이싱하고, 상기 슬라이싱된 비트를 출력하는 비트 슬라이서;
    상기 커맨드에 응답하여, 지정된 서브 채널을 통하여 전송되는 소정의 톤 신호를 발생시키는 톤 발생부;
    상기 슬라이싱된 비트 신호와 상기 톤 신호를 입력하고, 상기 입력된 신호들 중 하나를 선택적으로 출력하는 멀티플렉서; 및
    상기 멀티플렉서의 출력 신호를 직교 진폭 변조 인코딩하고, 상기 인코딩된 결과를 상기 프로토콜 신호로서 출력하는 직교 진폭 변조 신호 발생부를 구비하는 것을 특징으로 하는 프로토콜 신호 발생 장치.
  14. 제13항에 있어서, 상기 프로토콜 신호 발생 장치는,
    상기 프로토콜 신호의 송신 출력 레벨을 조정하기 위한 송신 출력 제어부를 더 구비하는 것을 특징으로 하는 프로토콜 신호 발생 장치.
  15. 제13항에 있어서, 상기 프로토콜 신호 발생 장치는,
    상기 커맨드가 K(>1)비트 필드 영역으로 구성되고, 상기 커맨드의 상위 P(1<P<K)비트 영역은 상기 톤 신호의 위상을 지정하고, K-P비트 영역은 상기 톤 신호가 전송되는 서브 채널을 지정하는 것을 특징으로 하는 프로토콜 신호 발생 장치.
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