KR100359166B1 - Method for forming a contact plug in semiconductor device - Google Patents

Method for forming a contact plug in semiconductor device Download PDF

Info

Publication number
KR100359166B1
KR100359166B1 KR1019990066687A KR19990066687A KR100359166B1 KR 100359166 B1 KR100359166 B1 KR 100359166B1 KR 1019990066687 A KR1019990066687 A KR 1019990066687A KR 19990066687 A KR19990066687 A KR 19990066687A KR 100359166 B1 KR100359166 B1 KR 100359166B1
Authority
KR
South Korea
Prior art keywords
forming
contact plug
film
metal film
semiconductor device
Prior art date
Application number
KR1019990066687A
Other languages
Korean (ko)
Other versions
KR20010059295A (en
Inventor
오찬권
남철우
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1019990066687A priority Critical patent/KR100359166B1/en
Publication of KR20010059295A publication Critical patent/KR20010059295A/en
Application granted granted Critical
Publication of KR100359166B1 publication Critical patent/KR100359166B1/en

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug

Abstract

본 발명은 반도체 소자의 콘택 플러그 형성방법에 관한 것으로, 특히 활성영역만을 노출시키는 EM SAC 마스크 및 이를 사용한 식각 공정을 이용하여 콘택 플러그를 형성함에 의해 종래의 콘택 마스크 공정에서 마스크 공정상의 미스 얼라인 문제와 식각공정에서의 식각 각도 문제로 인해 형성된 콘택 플러그와 실리콘 기판과의 접촉 지역이 좁아지는 것을 방지하여 접촉면적을 극대화시켜 소자 특성을 향상시킬 수 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming a contact plug of a semiconductor device, and in particular, a problem of misalignment in a mask process in a conventional contact mask process by forming a contact plug using an EM SAC mask exposing only an active region and an etching process using the same. The contact area between the contact plug and the silicon substrate formed by the etching angle problem in the etching process can be prevented from being narrowed, thereby maximizing the contact area, thereby improving device characteristics.

Description

반도체 소자의 콘택 플러그 형성방법{Method for forming a contact plug in semiconductor device}Method for forming a contact plug in semiconductor device

본 발명은 반도체 소자의 콘택 플러그 형성방법에 관한 것으로, 특히 EM(Enlarged Magin) 자기 정렬 콘택 (Self Align Contact ; 이하 'SAC'라 함) 마스크를 사용한 식각 공정을 이용하여 콘택 플러그를 형성함에 의해 형성된 콘택 플러그와 실리콘 기판과의 접촉 면적을 극대화시킴으로써 반도체 소자의 특성을 향상시킬 수 있는 반도체 소자의 콘택 플러그 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming a contact plug of a semiconductor device, and in particular, formed by forming a contact plug using an etching process using an EM (Enlarged Magin) self-aligned contact (SAC) mask. The present invention relates to a method for forming a contact plug of a semiconductor device capable of improving the characteristics of the semiconductor device by maximizing the contact area between the contact plug and the silicon substrate.

종래의 일반적인 콘택 타입 콘택 플러그 형성 방법에 대해 첨부 도면을 참조하여 설명하기로 한다.A conventional method for forming a contact type contact plug will be described with reference to the accompanying drawings.

도 1a 내지 도 1c 는 종래의 기술에 따른 콘택 플러그 형성 공정 단계를 도시한 단면도이다.1A to 1C are cross-sectional views illustrating a process of forming a contact plug according to the prior art.

반도체 기판의 상부에 일련의 공정을 거쳐 워드라인을 형성한 후, 전체구조 상부에 층간 산화막(7)을 형성한 후, 평탄화 한다.After the word lines are formed on the semiconductor substrate through a series of processes, the interlayer oxide film 7 is formed on the entire structure, and then planarized.

이때, 상기 워드라인을 형성하는 것에서 상기 워드라인의 상부에 층간 산화막(7)을 형성하기 전까지의 공정은 다음과 같다.In this case, the process from forming the word line to forming the interlayer oxide film 7 on the word line is as follows.

반도체 기판상에 게이트 산화막(1), 베리어 금속층(2), 텅스텐 혹은 실리사이드 층(3), 마스크(Mask) 질화막(4)을 순차적으로 형성한 후, 워드라인 형성용 마스크로 식각하여 워드라인을 형성한다. 그 후 상기 워드라인의 측벽에 질화막 스페이서(5)를 형성하고, 전체 구조 상부에 베리어(Barrier) 질화막(6)을 형성하는 공정으로 이루어 진다.After the gate oxide film 1, the barrier metal layer 2, the tungsten or silicide layer 3, and the mask nitride film 4 are sequentially formed on the semiconductor substrate, the word lines are etched with a mask for forming a word line. Form. Thereafter, the nitride film spacers 5 are formed on the sidewalls of the word line, and the barrier nitride film 6 is formed on the entire structure.

다음으로, 상기 평탄화된 층간 산화막(7)의 상부에 콘택 플러그 형성용 마스크(미도시)를 형성한 다음, 개방된 지역의 상기 층간 산화막(7)과 베리어 질화막(6)을 식각하여 제거한다. 이때 마스크 공정상의 미스 얼라인(misalign)과 식각공정에서의 식각 각도 문제로 인해 실리콘 기판 지역에 절연막(도 1a 의 9)이 잔류하게 된다.(도 1a 참조)Next, a contact plug forming mask (not shown) is formed on the planarized interlayer oxide film 7, and then the interlayer oxide film 7 and the barrier nitride film 6 in the open area are etched and removed. At this time, due to misalignment in the mask process and etching angle problem in the etching process, an insulating film (9 of FIG. 1A) remains in the silicon substrate region (see FIG. 1A).

다음, 전체 구조 상부에 콘택 플러그 형성용 금속막(10)을 증착한다.(도 1b 참조)Next, a metal film 10 for forming a contact plug is deposited on the entire structure (see FIG. 1B).

다음, 상기 형성된 금속막(10)을 금속막용 슬러리를 이용하여 화학적 기계적 연마(Chemical Mechanical Polishing; 이하 'CMP'라 함) 로 연마하여 콘택 플러그(11)를 형성한다. 이때 상기 형성된 콘택 플러그(11)는 상기 콘택 식각시 실리콘 기판 상부에 잔류한 절연막(9)으로 인해 콘택 플러그(11)와 실리콘 기판과의 접촉 면적이 감소하게 되어 소자의 전기적 특성이 나빠지게 되는 문제점이 있다.Next, the formed metal film 10 is polished by chemical mechanical polishing (hereinafter referred to as “CMP”) using the slurry for the metal film to form the contact plug 11. In this case, the formed contact plug 11 has a problem that the contact area between the contact plug 11 and the silicon substrate is reduced due to the insulating layer 9 remaining on the silicon substrate during the contact etching, thereby deteriorating the electrical characteristics of the device. There is this.

따라서 본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로, 본 발명은 EM SAC 마스크 및 이를 사용한 식각 공정을 이용하여 콘택 플러그를 형성함에 의해 종래의 콘택 마스크 공정에서 마스크 공정상의 미스 얼라인 문제와 식각공정에서의 식각 각도 문제로 인해 형성된 콘택 플러그와 실리콘 기판과의 접촉 지역이 좁아지는 것을 방지하여 접촉면적을 극대화시켜 소자 특성을 향상시킬 수 있는 반도체 소자의 콘택 플러그 형성방법을 제공하는 것을 목적으로 한다.Accordingly, the present invention is to solve the above-mentioned conventional problems, the present invention is to form a contact plug using an EM SAC mask and an etching process using the same by the misalignment problem and etching in the mask process in the conventional contact mask process It is an object of the present invention to provide a method for forming a contact plug of a semiconductor device capable of improving device characteristics by maximizing a contact area by preventing the contact area formed between the contact plug and the silicon substrate from being narrowed due to an etching angle problem in the process. .

도 1a 내지 도 1c 는 종래의 기술에 따른 반도체 소자의 콘택 플러그 형성 공정단계를 도시한 단면도1A to 1C are cross-sectional views illustrating a process of forming a contact plug of a semiconductor device according to the related art.

도 2a 내지 도 2d 는 본 발명의 방법에 따른 반도체 소자의 콘택 플러그 형성 공정단계를 도시한 단면도2A through 2D are cross-sectional views illustrating a process of forming a contact plug of a semiconductor device according to the method of the present invention.

< 도면의 주요 부분에 대한 부호의 설명 ><Description of Symbols for Main Parts of Drawings>

1 : 게이트 산화막 2 : 베리어 메탈1: gate oxide film 2: barrier metal

3 : 금속층(W 또는 폴리실리콘) 4 : 마스크 질화막3: metal layer (W or polysilicon) 4: mask nitride film

5 : 스페이서 질화막 6 : 베리어 질화막5: spacer nitride film 6: barrier nitride film

7 : 층간 산화막 8 : 마스크 식각후의 손실부7 interlayer oxide film 8 loss after mask etching

9 : 마스크 식각후의 잔류 질화막 10,12 : 콘택 플러그 형성용 금속막9: Residual nitride film after mask etching 10,12 Metal film for forming contact plug

11,15 : 콘택 플러그 14 : 잔류 금속막11,15 contact plug 14 residual metal film

상기 목적을 달성하기 위한 본 발명의 방법에 따른 반도체 소자의 콘택 플러그 형성방법은,워드라인을 구비한 하부 구조물 상부에 질화막과 층간 산화막을 형성하는 단계와,활성영역만을 노출시키는 EM SAC 마스크를 사용한 사진식각 공정에 의해 상기 층간 산화막과 질화막을 식각하여 콘택홀을 형성하는 단계와,상기 콘택홀을 포함한 층간 산화막 상부에 확산 방지 금속막 및 콘택 플러그 형성용 금속막을 형성하는 단계와,상기 층간 산화막을 식각 방지막으로 하고, 금속막용 슬러리를 사용한 CMP 공정으로 상기 확산 방지 금속막 및 콘택 플러그 형성용 금속막을 연마하는 단계와,상기 질화막을 식각 방지막으로 하고, 산화막용 슬러리를 사용하여 상기 층간 산화막을 연마하는 단계와,A method of forming a contact plug of a semiconductor device according to the method of the present invention for achieving the above object, forming a nitride film and an interlayer oxide film on the lower structure having a word line, using an EM SAC mask to expose only the active region Forming a contact hole by etching the interlayer oxide film and the nitride film by a photolithography process, forming a diffusion preventing metal film and a contact plug forming metal film on the interlayer oxide film including the contact hole, and forming the interlayer oxide film Polishing the diffusion preventing metal film and the contact plug forming metal film by an CMP process using the slurry for the metal film, using the nitride film as an etching film, and polishing the interlayer oxide film using the slurry for the oxide film. Steps,

상기 층간 산화막의 연마 공정 시 국부적으로 잔류한 확산 방지 금속막 및 콘택 플러그 형성용 금속막을 CMP 공정으로 제거하여 콘택 플러그를 형성하는 단계로 구성되는 것을 특징으로 한다.The method may include forming a contact plug by removing a diffusion preventing metal film and a contact plug forming metal film that remain locally during the polishing of the interlayer oxide film by a CMP process.

이하 첨부된 도면을 참조하여 본 발명에 대해 상세히 설명하기로 한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

도 2a 내지 도 2d 는 본 발명의 방법에 따라 반도체 소자의 콘택 플러그 형성 공정을 설명하기 위한 단면도이다.2A to 2D are cross-sectional views illustrating a process of forming a contact plug of a semiconductor device according to the method of the present invention.

먼저, 상기 도 1a 와 상기 도 2a를 함께 참조하면, 활성영역만을 노출시키는 EM SAC 마스크(미도시)를 사용한 사진식각 공정으로 상기 층간 산화막(7)과 베리어 질화막(6)을 식각한다. 이때, 상기 식각 공정 시 콘택 플러그가 형성되기로 예정되어 있는 지역에 층간 산화막(도1의 9)이 잔류하지 않게 된다.First, referring to FIGS. 1A and 2A, the interlayer oxide layer 7 and the barrier nitride layer 6 are etched by a photolithography process using an EM SAC mask (not shown) exposing only an active region. In this case, the interlayer oxide layer (9 in FIG. 1) does not remain in the region where the contact plug is to be formed during the etching process.

한편, 상기 EM SAC 마스크는 활성영역의 형태에 따라 T 타입, I 타입 또는 Z 타입으로 형성하여 콘택영역이 포함된 활성영역을 노출시킨다.Meanwhile, the EM SAC mask is formed in a T type, an I type or a Z type according to the shape of the active region to expose the active region including the contact region.

다음으로, 콘택 플러그 형성용 금속막을 증착하기 전, 먼저 확산 방지 금속막을 증착한다. 이때 상기 확산 방지 금속막으로는 Ti, TiN, TiAlN, TiSiN, TaN, 주, TiSi2, WSi2등의 금속을 단일막으로 형성하거나 조합하여 형성하되, 300∼600℃에서 열처리 한다.Next, before depositing the metal film for forming the contact plug, the diffusion preventing metal film is first deposited. In this case, as the diffusion preventing metal film, metals such as Ti, TiN, TiAlN, TiSiN, TaN, primary, TiSi 2 and WSi 2 may be formed or combined in a single film, and heat-treated at 300 to 600 ° C.

다음, W, Al, Cu 등의 금속을 화학 기상 증착(Chemica Vapor Deposition ; 이하 'CVD'라 함)법이나 스퍼터링 법을 이용하여 300∼800℃에서 500∼5,000Å의 두께로 증착하여 콘택 플러그 형성용 금속막(12)을 형성한다.(도 2a 참조)Next, a contact plug is formed by depositing a metal such as W, Al, Cu, or the like at a thickness of 500 to 5,000 Pa at 300 to 800 ° C. using a chemical vapor deposition (Chemica Vapor Deposition) method or a sputtering method. A metal film 12 for formation is formed (see FIG. 2A).

다음 금속막 슬러리, 예컨데 실리카, 세리아 또는 알루미나 계열의 금속막 슬러리를 pH 2∼6 으로 유지 하면서 상기 콘택 플러그 형성용 금속막(12)을 하부의 층간 산화막(7)이 드러날 때까지 CMP 연마한다.(도 2b 참조)Next, while maintaining the metal film slurry, for example, silica, ceria, or alumina-based metal film slurry at pH 2 to 6, the contact plug forming metal film 12 is CMP polished until the lower interlayer oxide film 7 is exposed. (See Figure 2b)

또한, 실리카, 세리아 또는 알루미나 계열의 산화막 슬러리를 pH 8∼11 로 유지하면서 층간 산화막(7)을 CMP 연마하되, 상기 베리어 질화막(6)이 드러날 때까지 한다.(도 2c 참조)Further, while maintaining the silica, ceria or alumina-based oxide slurry at a pH of 8 to 11, the interlayer oxide film 7 is CMP polished until the barrier nitride film 6 is exposed (see FIG. 2C).

마지막으로, 상기 산화막 슬러리를 pH 2∼6 으로 유지하면서 상기 SAC 식각시 국부적으로 마스크 질화막(4)이 손실된 부분에 남아 있는 금속막(14)들을 CMP 연마하여 제거한다. 그리하여 안정된 두께의 플러그 금속막(15)이 형성되게 된다. (도 2d 참조)Lastly, while maintaining the oxide slurry at a pH of 2 to 6, the metal film 14 remaining in the portion where the mask nitride film 4 is locally lost during the SAC etching is removed by CMP polishing. Thus, the plug metal film 15 of stable thickness is formed. (See FIG. 2D)

이상 상술한 바와 같이, EM SAC 마스크 및 이를 사용한 식각 공정을 이용하여 콘택 플러그를 형성함에 의해 종래의 콘택 마스크 공정에서 마스크 공정상의 미스 얼라인 문제와 식각공정에서의 식각 각도 문제로 인해 형성된 콘택 플러그와 실리콘 기판과의 접촉 지역이 좁아지는 것을 방지하여 접촉면적을 극대화시킬 수 있어 반도체 소자의 소자 특성을 크게 향상시킬 수 있다.As described above, the contact plug is formed by using an EM SAC mask and an etching process using the same, and thus, a contact plug formed by a misalignment problem in a mask process and an etching angle problem in an etching process in a conventional contact mask process. The contact area with the silicon substrate can be prevented from being narrowed to maximize the contact area, thereby greatly improving the device characteristics of the semiconductor device.

Claims (10)

워드라인을 구비한 하부 구조물 상부에 질화막과 층간 산화막을 형성하는 단계와,Forming a nitride film and an interlayer oxide film on the lower structure including the word line; 활성영역만을 노출시키는 EM SAC 마스크를 사용한 사진식각 공정에 의해 상기 층간 산화막과 질화막을 식각하여 콘택홀을 형성하는 단계와,Forming a contact hole by etching the interlayer oxide film and the nitride film by a photolithography process using an EM SAC mask exposing only an active region; 상기 콘택홀을 포함한 층간 산화막 상부에 확산 방지 금속막 및 콘택 플러그 형성용 금속막을 형성하는 단계와,Forming a diffusion preventing metal film and a contact plug forming metal film on the interlayer oxide film including the contact hole; 상기 층간 산화막을 식각 방지막으로 하고, 금속막용 슬러리를 사용한 CMP 공정으로 상기 확산 방지 금속막 및 콘택 플러그 형성용 금속막을 연마하는 단계와,Polishing the diffusion preventing metal film and the contact plug forming metal film by a CMP process using the interlayer oxide film as an etch stop film and using a slurry for the metal film; 상기 질화막을 식각 방지막으로 하고, 산화막용 슬러리를 사용하여 상기 층간 산화막을 연마하는 단계와,Polishing the interlayer oxide film by using the nitride film as an etch stop layer and using an oxide slurry; 상기 층간 산화막의 연마 공정 시 국부적으로 잔류한 확산 방지 금속막 및 콘택 플러그 형성용 금속막을 CMP 공정으로 제거하여 콘택 플러그를 형성하는 단계로 구성되는 반도체 소자의 콘택 플러그 형성방법.And forming a contact plug by removing the diffusion preventing metal film and the contact plug forming metal film that remain locally during the polishing process of the interlayer oxide film. 제 1 항에 있어서,The method of claim 1, 상기 EM SAC 마스크 형성시, T 타입, I 타입, Z 타입 중 임의의 어느 하나의 마스크로 형성하는 것을 특징으로 하는 반도체 소자의 콘택 플러그 형성방법The method of forming a contact plug of a semiconductor device, wherein the EM SAC mask is formed by using any one of a mask of a T type, an I type, and a Z type. 제 1 항에 있어서,The method of claim 1, 상기 확산 방지 금속막으로는 Ti, TiN, TiAlN, TiSiN, TaN, WN, TiSi2, WSi2등의 금속을 단일막으로 형성하거나 조합하는 것을 특징으로 하는 반도체 소자의 콘택 플러그 형성방법As the diffusion preventing metal film, a method of forming a contact plug of a semiconductor device, comprising forming or combining a metal such as Ti, TiN, TiAlN, TiSiN, TaN, WN, TiSi 2 , WSi 2 into a single film. 제 3 항에 있어서,The method of claim 3, wherein 상기 확산 방지 금속막 증착시 300∼600℃에서 100∼1,,000Å의 두께로 증착한 다음, 이를 선택적으로 300∼800℃에서 열처리하는 것을 특징으로 하는 반도체 소자의 콘택 플러그 형성방법.The method of forming a contact plug of a semiconductor device, characterized in that to deposit a thickness of 100 ~ 1,000 Å at 300 to 600 ℃ during deposition of the diffusion preventing metal film, and then heat treatment at 300 to 800 ℃ selectively. 제 1 항에 있어서,The method of claim 1, 상기 콘택 플러그 형성용 금속막으로 W, Al, Cu 중 임의의 어느 하나를 사용하는 것을 특징으로 하는 반도체 소자의 콘택 플러그 형성방법Method for forming a contact plug of a semiconductor device, characterized in that any one of W, Al, Cu is used as the contact plug forming metal film. 제 5 항에 있어서,The method of claim 5, 상기 콘택 플러그 형성용 금속막 증착시, CVD 또는 스퍼터링 법을 이용하여 300∼800℃에서 500∼5,000Å의 두께로 증착하는 것을 특징으로 하는 반도체 소자의 콘택 플러그 형성방법When depositing the metal film for forming the contact plug, the contact plug forming method of the semiconductor device, characterized in that the deposition to a thickness of 500 ~ 5,000Å at 300 ~ 800 ℃ by CVD or sputtering method. 제 1 항에 있어서,The method of claim 1, 상기 금속막용 슬러리를 이용하여 CMP 연마할 경우, 금속막 슬러리로는 실리카, 세리아, 알루미나 계열의 금속막 슬러리 중 임의의 어느 하나를 사용하는 것을 특징으로 하는 반도체 소자의 콘택 플러그 형성방법In the case of CMP polishing using the metal film slurry, any one of silica, ceria, and alumina-based metal film slurries may be used as the metal film slurry. 제 7 항에 있어서,The method of claim 7, wherein 상기 CMP 연마 시, 금속막 슬러리의 크기는 50∼500nm, pH 2∼6 으로 유지 하면서 연마하는 것을 특징으로 하는 반도체 소자의 콘택 플러그 형성방법In the CMP polishing, the size of the metal film slurry is 50 to 500 nm, pH 2 to 6 while maintaining while maintaining a contact plug forming method of a semiconductor device 제 1 항에 있어서,The method of claim 1, 상기 산화막용 슬러리를 이용하여 상기 층간 산화막을 연마할 경우, 실리카, 세리아, 알루미나 계열의 산화막 슬러리 중 임의의 어느 하나를 사용하는 것을 특징으로 하는 반도체 소자의 콘택 플러그 형성방법When polishing the interlayer oxide film using the oxide film slurry, any one of silica, ceria, and alumina-based oxide film slurry is used. 제 9 항에 있어서,The method of claim 9, 상기 산화막용 슬러리를 이용한 상기 층간 산화막을 연마시, pH 8∼11 로 유지 하면서 워드라인이 드러날 때까지 연마하는 것을 특징으로 하는 반도체 소자의 콘택 플러그 형성방법The method of forming a contact plug of a semiconductor device, wherein the interlayer oxide film using the slurry for the oxide film is polished until the word line is exposed while maintaining the pH at 8-11.
KR1019990066687A 1999-12-30 1999-12-30 Method for forming a contact plug in semiconductor device KR100359166B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019990066687A KR100359166B1 (en) 1999-12-30 1999-12-30 Method for forming a contact plug in semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019990066687A KR100359166B1 (en) 1999-12-30 1999-12-30 Method for forming a contact plug in semiconductor device

Publications (2)

Publication Number Publication Date
KR20010059295A KR20010059295A (en) 2001-07-06
KR100359166B1 true KR100359166B1 (en) 2002-10-31

Family

ID=19633822

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990066687A KR100359166B1 (en) 1999-12-30 1999-12-30 Method for forming a contact plug in semiconductor device

Country Status (1)

Country Link
KR (1) KR100359166B1 (en)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100444302B1 (en) * 2001-12-29 2004-08-11 주식회사 하이닉스반도체 Manufacturing method of semiconductor device

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0745710A (en) * 1993-07-29 1995-02-14 Sony Corp Formation of wiring contact
JPH07202043A (en) * 1993-12-28 1995-08-04 Nec Corp Semiconductor device and its manufacture
JPH09232573A (en) * 1996-02-23 1997-09-05 Sony Corp Contact hole forming method
KR19990005533A (en) * 1997-06-30 1999-01-25 문정환 Contact hole formation method of semiconductor device
US5990021A (en) * 1997-12-19 1999-11-23 Micron Technology, Inc. Integrated circuit having self-aligned CVD-tungsten/titanium contact plugs strapped with metal interconnect and method of manufacture

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0745710A (en) * 1993-07-29 1995-02-14 Sony Corp Formation of wiring contact
JPH07202043A (en) * 1993-12-28 1995-08-04 Nec Corp Semiconductor device and its manufacture
JPH09232573A (en) * 1996-02-23 1997-09-05 Sony Corp Contact hole forming method
KR19990005533A (en) * 1997-06-30 1999-01-25 문정환 Contact hole formation method of semiconductor device
US5990021A (en) * 1997-12-19 1999-11-23 Micron Technology, Inc. Integrated circuit having self-aligned CVD-tungsten/titanium contact plugs strapped with metal interconnect and method of manufacture

Also Published As

Publication number Publication date
KR20010059295A (en) 2001-07-06

Similar Documents

Publication Publication Date Title
JP4094073B2 (en) Method for manufacturing a semiconductor device
US6326270B1 (en) Methods of forming integrated circuit memory devices using masking layers to inhibit overetching of impurity regions and conductive lines
US5439846A (en) Self-aligned method for forming contact with zero offset to gate
US20070293030A1 (en) Semiconductor device having silicide thin film and method of forming the same
US6258678B1 (en) Use of a wet etch dip step used as part of a self-aligned contact opening procedure
US20020001935A1 (en) Method of forming gate electrode in semiconductor device
US5994228A (en) Method of fabricating contact holes in high density integrated circuits using taper contact and self-aligned etching processes
KR100359166B1 (en) Method for forming a contact plug in semiconductor device
US6225216B1 (en) Method of forming a local interconnect with improved etch selectivity of silicon dioxide/silicide
KR100372642B1 (en) Method for manufacturing semiconductor divice using damascene process
KR100336371B1 (en) Dual damascene formation method of semiconductor device
KR100553517B1 (en) Method for forming contact plug of semiconductor device
KR100358175B1 (en) Method of fabricating tungsten bit line of semiconductor device
KR101057759B1 (en) Semiconductor device manufacturing method
KR20020017796A (en) A method for fabricating semiconductor device
KR20000043558A (en) Metallization process of semiconductor device
KR100321693B1 (en) Method for forming gate electrode and bit line of semicondu ctor device by titanium silicide
KR100680937B1 (en) Method for manufacturing semiconductor device
KR100395906B1 (en) Method for forming metal layer of semiconductor device
KR20020002608A (en) Method for forming bitline in semiconductor device
KR100578230B1 (en) Method for forming bitline using dual damascene process
KR100353535B1 (en) Flash memory device using trench and method for fabricating the same
KR100487643B1 (en) Method for planarization plug of semiconductor device
KR20020002538A (en) Method for forming contact plug in semiconductor device
KR20020002602A (en) Method for forming bitline in semiconductor device

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100920

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee