KR100357831B1 - 전계 방출 표시소자 - Google Patents

Abstract

본 발명은 소비전력을 최소화함과 아울러 고해상도의 화질을 구현할 수 있도록 한 전계 방출 표시소자에 관한 것이다.

본 발명의 전계 방출 표시소자는 캐소드 전극과, 캐소드 전극 상에 형성되는 저항층과, 저항층 상에 형성되는 게이트 절연막과, 저항층 상에 형성되며 캐소드 전극과 게이트 전극의 교차부에 인접되게 형성되는 적어도 하나 이상의 에미터를 구비한다.

본 발명에 의하면, 에미터가 캐소드 전극 상에 형성됨과 아울러 게이트 전극 및 캐소드 전극의 교차부에 인접되게 형성되어 패널 커패시턴를 최소화 할 수 있다.

Description

전계 방출 표시소자{Field Emission Display}

본 발명은 전계 방출 표시소자에 관한 것으로 특히, 소비전력을 최소화함과 아울러 고해상도의 화질을 구현할 수 있도록 한 전계 방출 표시소자에 관한 것이다.

최근, 음극선관(Cathode Ray Tube : CRT)의 단점인 무게와 부피를 줄일 수 있는 각종 평판 표시장치들이 개발되고 있다. 이러한 평판 표시장치에는 액정 표시장치(Liquid Crystal Display : 이하 "LCD"라 함), 전계 방출 표시장치(Field Emission Display : 이하 "FED"라 함) 및 플라즈마 표시장치(Plasma Display Panel : 이하 "PDP"라 함), 일렉트로 루미네센스(Electro-luminescence : 이하 "EL"이라 함) 등이 있다. 표시품질을 개선하기 위하여, 평판 표시장치의 휘도, 콘트라스트 및 색순도를 높이기 위한 연구개발이 활발히 진행되고 있다.

FED는 첨예한 음극(에미터)에 고전계를 집중해 양자역학적인 터널(Tunnel) 효과에 의하여 전자를 방출하고, 방출된 전자를 이용하여 형광체를 여기시킴으로써 화상을 표시하게 된다.

도 1 및 도 2는 종래의 전계 방출 표시소자를 나타내는 도면이다.

도 1 및 도 2를 참조하면, 애노드 전극(4) 및 형광체(6)가 적층된 상부 유리기판(2)과, 하부 유리기판(8) 상에 형성되는 전계방출 어레이(32)를 구비한 FED가 도시되어 있다. 전계방출 어레이(32)는 하부 유리기판(8) 상에 형성되는 캐소드 전극(10) 및 저항층(12)과, 저항층(12)상에 형성되는 게이트 절연층(14) 및 에미터(22)와, 게이트 절연층(14) 상에 형성되는 게이트 전극(16)을 구비한다. 캐소드 전극(10)은 에미터(22)에 전류를 공급하게 되며, 저항층(12)은 캐소드 전극(10)으로부터 에미터(22) 쪽으로 인가되는 과전류를 제한하여 에미터(22)에 균일한 전류를 공급하는 역할을 하게 된다. 게이트 절연층(14)은 캐소드 전극(10)과 게이트 전극(16) 사이를 절연하게 된다. 게이트 전극(16)은 전자를 인출시키기 위한 인출전극으로 이용된다. 상부 유리기판(2)과 하부 유리기판(8) 사이에는 스페이서(40)가 설치된다. 스페이서(40)는 상부 유리기판(2)과 하부 유리기판(8) 사이의 고진공 상태를 유지할 수 있도록 상부 유리기판(2)과 하부 유리기판(8)을 지지한다.

화상을 표시하기 위하여, 캐소드 전극(10)에 부극성(-)의 캐소드전압이 인가되고 애노드 전극(4)에 정극성(+)의 애노드전압이 인가된다. 그리고 게이트 전극(16)에는 정극성(+)의 애노드전압이 인가된다. 그러면, 에미터(22)로부터 방출된 전자빔(30)이 애노드 전극(4) 쪽으로 가속된다. 이 전자빔(30)이 적색·녹색·청색의 형광체(6)에 충돌하여 형광체(6)를 여기시키게 된다. 이때, 형광체(6)에 따라 적색·녹색·청색 중 어느 한 색의 가시광이 발생된다.

도 3은 종래의 게이트 전극과 캐소드 전극을 상세히 나타내는 도면이다.

도 3을 참조하면, 게이트 전극(16)과 캐소드 전극(10)은 서로 교차되는 방향으로 형성된다. 게이트 전극(16)과 캐소드 전극(10)의 교차부(44)에서 게이트 전극(16)에는 다수의 홀(42)이 형성된다. 다수의 홀(42) 각각에는 에미터(22)가 형성되며 에미터(22)로부터 방출된 전자는 홀(42)을 통해 애노드 전극(4)으로 가속되게 된다. 이와 같은 FED에서 고휘도를 구현하기 위해서는 많은 전자가 애노드 전극(4)으로 방출되어야 한다. 즉, 게이트 전극(16)에 많은 홀(42)이 형성되어야 한다. 이를 위해서 교차부(44)는 소정이상의 넓은 면적으로 형성되어야 한다.

이와 같이 형성된 FED에서, 전자를 방출하기 위하여 캐소드 전극(10)과 게이트전극(16)에 일정전압이 인가될 때 캐소드 전극(10)과 게이트 전극(16) 간에 패널 커패시턴스가 발생된다. 이와 같은 패널 커패시턴스의 값은 s/d(s:면적,d:거리)이므로 교차부(44)의 면적을 넓을수록 크게 나타난다. 이와 같은 패널 커패시턴스에 의해 전자가 방출될 때 캐소드 전극(10) 및 게이트전극(16)간에 많은 소비전력이 소모됨과 아울러 전자 방출효율이 저하된다. 또한, 캐소드 전극(10) 상에 형성되는 에미터(22)는 진공 증착법으로 형성된다. 진공 증착법으로 형성된 에미터들(22)은 패널 내에서 균일성이 저하된다. 즉, 에미터들(22)의 전자 방출 효율이 상이하여 휘도가 저하되는 문제점이 있다.

따라서, 본 발명의 목적은 소비전력을 최소화함과 아울러 고해상도의 화질을 구현할 수 있도록 한 전계 방출 표시소자에 관한 것이다.

도 1은 종래의 전계 방출 표시소자를 나타내는 사시도.

도 2는 도 1에 도시된 전계 방출 표시소자를 나타내는 단면도.

도 3은 도 1에 도시된 캐소드 전극 및 게이트 전극을 나타내는 평면도.

도 4는 본 발명의 캐소드 전극 및 게이트 전극을 나타내는 평면도.

도 5a 및 도 5e는 도 4의 캐소드 전극에 형성되는 에미터를 나타내는 평면도.

도 6은 도 4에 도시된 캐소드 전극 및 게이트 전극을 나타내는 단면도.

< 도면의 주요 부분에 대한 부호의 설명 >

2 : 상부 유리기판 4 : 애노드전극

6 : 형광체 8,60 : 하부 유리기판

10,48 : 캐소드전극 12,62 : 저항층

14,64 : 게이트 절연층 16,46 : 게이트 전극

22,50,52a,52b,52c,52d : 에미터 30 : 전자빔

32,58 : 전계방출 어레이 42 : 홀

44,70 : 교차부

상기 목적을 달성하기 위하여, 본 발명의 전계 방출 표시소자는 캐소드 전극과, 캐소드 전극 상에 형성되는 저항층과, 저항층 상에 형성되는 게이트 절연막과, 저항층 상에 형성되며 캐소드 전극과 게이트 전극의 교차부에 인접되게 형성되는 적어도 하나 이상의 에미터를 구비한다.

상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부도면을 참조한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.

이하, 도 4 내지 도 6을 참조하여 본 발명의 바람직한 실시예에 대하여 설명하기로 한다.

도 4는 본 발명의 실시예에 의한 게이트 전극과 캐소드 전극을 상세히 나타내는 도면이다.

도 4를 참조하면, 게이트 전극(46)과 캐소드 전극(48)은 서로 교차되는 방향으로 형성된다. 에미터(50)는 게이트 전극(46)과 캐소드 전극(48)이 교차되는 교차부(70)에 인접되게 캐소드 전극(48) 상에 형성된다. 이를 종래의 기술과 대비해 보면, 본 발명에서는 에미터(50)가 교차부(70) 내에 형성되지 않고 교차부(70)에 인접되게 형성된다. 에미터(50)는 캐소드 전극(48)의 길이방향을 따라 사각형으로 형성된다.

화상을 표시하기 위하여, 캐소드 전극(48)에 부극성(-)의 캐소드전압이 인가되고 도시되지 않은 애노드 전극에 정극성(+)의 애노드 전압이 인가된다. 그리고 게이트 전극(46)에는 정극성(+)의 애노드전압이 인가된다. 그러면, 에미터(50)로부터 방출된 전자들이 애노드 전극 쪽으로 가속된다. 이 전자들은 도시되지 않은 적색·녹색·청색의 형광체에 충돌하여 형광체를 여기시키게 된다. 이때, 형광체에 따라 적색·녹색·청색 중 어느 한 색의 가시광이 발생된다. 에미터(50)로부터 방출되는 전자들은 계면을 따라 넓게 분포된다. 즉, 에미터(50)로부터 많은 전자들이 방출되어 고휘도를 구현할 수 있다. 또한, 교차부(70)에 에미터(50)가 형성되지 않으므로 교차부(70)의 면적을 최소로 할 수 있다. 즉, 전자가 방출될 때 캐소드 전극(48)과 게이트 전극(46) 간에 발생되는 패널 커패시턴스를 최소화 할 수 있다. 본 발명에서 캐소드 전극(48)은 ITO(Indium-Tin-Oxide) 및 금속 중 어느 하나로 형성된다. 캐소드 전극(48)이 ITO 및 금속 중 어느 하나로 형성되어도 본 발명의 실시예와 동일한 효과를 얻을 수 있다. 또한, 본 발명에서는 에미터(50)를 게이트 전극(46)과 근접되게 위치시켜 구동전압을 낮출 수 있다.

본 발명에서 에미터(50)의 형태는 도 5a 내지 5e와 같이 다양하게 변형될 수 있다.

도 5a를 참조하면, 에미터(52a)가 평면상에서 다각형의 형태로 형성된다. 즉, 에미터(52a)는 교차부(70)와 인접된 변이 돌출 되도록 5각형의 모양으로 형성된다. 또한, 도 5b에 도시된 바와 같이 에미터(52b)는 교차부(70)와 인접된 변 및 이와 반대되는 변이 돌출 되도록 평면상에서 6각형의 모양으로 형성될 수 있다. 나아가, 도 5c에 도시된 바와 같이 에미터(52c)는 교차부(70)와 인접된 변이 평면상에서 톱니 형태로 형성될 수 있다. 또한, 도 5d에 도시된 바와 같이 에미터(52d)는 교차부(70)와 인접된 변 및 이와 반대되는 변이 평면상에서 톱니 형태로 형성될 수 있다. 더불어, 도 5e와 같이 교차부(70)와 인접된 변이 돌출 되도록 평면상에서 5각형의 모양으로 다수의 에미터들(52e)이 형성될 수 있다.

도 5a 내지 5e에 도시된 에미터들(52a,52b,52c,52d,52e) 중 어느 하나의 형태로 에미터(52a,52b,52c,52d,52e)가 형성되면, 에미터(52a,52b,52c,52d,52e)의 돌출부로부터 많은 전자가 방출된다. 이와 같은 에미터(52a,52b,52c,52d,52e)는 인쇄법 등으로 형성된다.

도 6은 본 발명의 실시예에 의한 전계 방출 표시소자의 하부기판에 형성된 캐소드 전극 및 애노드전극을 나타내는 단면도이다.

도 6을 참조하면, 하부 유리기판(60) 상에 형성되는 전계방출 어레이(58)가 도시되어 있다. 전계방출 어레이(58)는 하부 유리기판(60) 상에 형성되는 캐소드 전극(48) 및 저항층(62)과, 저항층(62) 상에 형성되는 게이트 절연층(64) 및 에미터(50)와, 게이트 절연층(64) 상에 형성되는 게이트 전극(46)으로 구성된다. 캐소드 전극(48)은 에미터(50)에 전류를 공급하게 되며, 저항층(62)은 캐소드 전극(48)으로부터 에미터(50) 쪽으로 인가되는 과전류를 제한하여 에미터(50)에 균일한 전류를 공급하는 역할을 하게 된다. 게이트 절연층(64)은 캐소드 전극(48)과 게이트 전극(46) 사이를 절연하게 된다. 에미터(50)는 게이트 전극(46) 보다 낮은 위치에 형성된다. 이와 같이 에미터(50)가 게이트 전극(46) 보다 낮은 위치에 형성되면 도시되지 않은 애노드 전극 쪽으로 전자를 인출시킬 수 있게 된다. 따라서, 전하의 집적도를 높일 수 있다.

상술한 바와 같이, 본 발명에 따른 전계 방출 표시소자에 의하면 에미터는 캐소드 전극 상에 형성됨과 아울러 게이트 전극 및 캐소드 전극의 교차부에 인접되게 형성된다. 따라서, 캐소드 전극 및 게이트 전극의 폭 방향의 넓이를 얇게 형성할 수 있다. 즉, 캐소드 전극 및 게이트 전극의 교차부의 면적을 작게 하여 패널 커패시턴를 줄일 수 있다. 따라서, 소비전력을 최소화함과 아울러 방전효율을 극대화 할 수 있다. 또한, 인쇄법 등을 통해 에미터를 형성할 수 있으므로 에미터의 균일성을 향상시킬 수 있다. 나아가, 에미터가 게이트전극보다 낮은 위치에 형성되기 때문에 전하의 집적도를 높일 수 있다. 또한, 에미터와 게이트전극을 근접되게 형성함으로써 구동전력의 소모를 최소화 할 수 있다.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims (7)

1. 캐소드 전극과,

   상기 캐소드 전극 상에 형성되는 저항층과,

   상기 저항층 상에 형성되는 게이트 절연막과,

   상기 저항층 상에 형성되며 상기 캐소드 전극과 게이트 전극의 교차부에 인접되게 형성되는 적어도 하나 이상의 에미터를 구비하는 것을 특징으로 하는 전계 방출 표시소자.
2. 제 1 항에 있어서,

   상기 에미터는 상기 게이트 전극의 양측에 형성되는 것을 특징으로 하는 전계 방출 표시소자.
3. 제 2 항에 있어서,

   상기 에미터는 4각형의 평면으로 형성되는 것을 특징으로 하는 전계 방출 표시소자.
4. 제 2 항에 있어서,

   상기 에미터는 상기 교차부와 인접된 측변과 상기 인접된 측변과 반대되는 측변 중 적어도 어느 하나의 측변이 돌출되는 것을 특징으로 하는 전계 방출 표시소자.
5. 제 2 항에 있어서,

   상기 에미터는 상기 교차부와 인접되는 측변과 상기 인접되는 측변과 반대되는 측변 중 적어도 하나 이상의 측변이 톱니 형상으로 패터닝 된 것을 특징으로 하는 전계 방출 표시소자.
6. 제 1 항에 있어서,

   상기 에미터는 상기 게이트 전극보다 낮은 높이로 형성되는 것을 특징으로 하는 전계 방출 표시소자.
7. 제 1 항에 있어서,

   상기 캐소드 전극은 인듐 틴 옥사이드와 금속 중 어느 하나로 형성되는 것을 특징으로 하는 전계 방출 표시소자.